請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
請問最小面積是指整個layout的面積嗎??
% U2 |, Q9 j1 y- E+ m! J還是線跟線之間的距離??
' g4 z. |0 P1 j$ W. X+ h還是兩者都有??
0 V4 L) K- Q, A- |" W# L" ?: m想成為layout佈局工程師的小弟

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
4 l# ]6 Q1 ~. U! v6 P& ^8 e5 p所以 MOS本身對地的電容 一開始就產生了
- q8 f6 X6 ?' c: E  W& _1 [, f* xLAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
! \/ A) r7 k$ f7 w5 d2 H- O1 R總連結的次數要越少越好  這樣子寄生RC就會降下來

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
1 v, C5 W3 X& ~6 [, p                                                               -------------|         |--------------|
                                                               |            |         |              |
8 x" p* C" ?6 N5 k: L8 N2 {! Y                                                      |            |         |              |
/ w) G# ?' _" M! D                                                      |     S      |    G    |      D       |
$ @' S0 ]2 R: F* N! z# I% m. w: y                                                      |            |         |              |
7 K: _  @' |2 q" N) m3 k8 J' n                                                      |            |         |              |
                                                      -------------|         |--------------|
                                                                   |---------|