請問CMOS電路以DVL邏輯電路組成的XOR為何

君婷

小妹專題想要設計一個邏輯閘極少的全加器電路，而書上看到利用DVL組成的NAND閘只有3棵 且輸出訊號皆是強的邏輯0或1的訊號。
2 d' H4 s0 X+ Q  b; \$ P8 L# A& m同時書上有說可利用該方法組XOR只要6棵就行耶!
0 K+ q5 W% w% U: \1 \. ^  q: q- ^如此的話 ，我只要將半加器以XOR與NAND組成，而全加器  進位輸出的部份改用NAND閘 ;
# q8 _- d; r" S1 E/ I7 m6 @3 E這樣總共只用到21棵MOS耶，比傳統全加器幾乎少一半的電晶體數 呢= =
% Q1 N& |5 ^! `9 b6 M但小妹還是看不懂怎利用DVL 用6棵MOS來組成XOR，所以有大大本身已知道電路圖 或那裡有該網站 能告知小妹嗎^^
) H/ w: T) b1 C& F8 t如果有 大大們提供的經驗上的協助    ，小妹更是感激不盡 嚕  謝謝^^