【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
9 A  l5 b7 J7 C/ Z1 `) A错误如下：
- D- Z' p" D* k4 i# N1 L2 b, w

5 \" n% F, E" v( `& L. Q# errors Violated Rules
: _1 X4 G! I. C) u+ B( z7 \2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
) m7 \# J/ _( T1   M4R1 Minimum density of MET4 area [%] =30
5 X8 k4 {8 r* a4 O/ _1   POC1 Minimum POLY1 to DIFF spacing = 0.2
13 Total errors found

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
2 G( J6 m. u* a" V& }& L以下先講DRC的error.

====================DRC Error=====================
2 p6 J2 b& z8 a+ M2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
! N" o  \! v) d2 @* W
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
8 K3 V' ^8 \. u' D只是我自己把它歸在DRC Error而已.
) O! R+ u  {, K$ [1 q上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
& V  l+ `/ w# c' D& E% _
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
3 z3 w  G! H# @" u3 H: L; Q; O1   M4R1 Minimum density of MET4 area [%] =30

( P* Y. Q' P% P# N( z; u3 q4 _. `以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
; H  h0 x9 O$ V  }; J為確保製程良率, foundry通常會制定這樣的rule,
4 ?/ p0 A2 ?; }不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
以及要用來補metal density的dummy cell的size及其所需間隔的space,
$ B' G* Z: n7 n4 m! g0 Z5 ]則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
7 U- ]9 w/ a1 ^, q7 g* k; j% I9 X應該在蠻後面的地方, 您可以翻Design Rule看看.

% u+ |, ]' D1 ^, c& a) f1   POC1 Minimum POLY1 to DIFF spacing = 0.2
. {) p1 O* K  U5 H. d
/ c9 ^5 d2 {# U- v6 G' Y上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
7 k1 F3 s# B: `8 G' m& ^用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.

/ |9 ^/ h* e! [3 N& h: s# e====================LVS Error=====================
' G# c* Q( {1 q* i& W' r3 `再來是LVS的Error:

7 x: h9 d/ n# r& x' r% I4   Label/Pin is on a net with a different name
' p' p* h9 D8 I8 Y* Z
7 k1 D6 c/ O7 d+ N這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
' @- J0 i0 x4 M. f廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
* ?  _. ~. ^* F; ]* ^- y' R: L我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
那麼這一條error應該就能夠解決了.

' |" x6 u* ?2 b1 p6 q6 [; V1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections

) i- _) h' p; @6 {+ x" \這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
3 E. J5 Q* E+ [/ q: A% ]$ J. C" S, O3 m9 E
最後補充一點點東西...
3 P: r0 I  B8 }, K看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
: @6 N  V, P0 x7 I( z1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
. Q( ?9 R! \4 C9 i% y2 I& L3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
7 [9 V% j# ~/ l& f
' \+ ~1 D" Q  L  ~+ g3 e2 C一點點經驗, 希望有幫上您的忙!!

Oo海闊天空oO

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1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
' j: O, ]8 k" M& b, s" y% }1   M3R1 Minimum density of MET3 area [%] =30
" l/ ~+ X, |: i3 z* y) T1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
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這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
# C- _8 u$ h* i0 P( D. T但若您沒有要下線tap-out的話..這些應該是不需要考慮...
8 d1 ^: g* X( x$ o$ ]但如果你要避免的話...
# x8 I+ Q& {$ k2 H% U' b可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...


' W+ b7 W  h2 Z4 z9 j; a2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
2 _; \' z2 o, p  v  K3 t, E-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
    在發生錯誤的地方...多補一點Body應該就可以了...

1 j9 E- ~. k: Z1 U---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
7 J9 J( c' |$ z: ^1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

m851055

1   M1R1 Minimum density of MET1 area [%] =30
( X. N- V, f& I; f7 \; \+ M4 L-->MET1佔總面積須超過30%
' {: G7 {, R1 t' v+ d
. h0 W/ i5 Z) v0 R. I1   M2R1 Minimum density of MET2 area [%] =30

7 H! |8 i8 D; ~5 {-->MET2佔總面積須超過30%

1   M3R1 Minimum density of MET3 area [%] =30

-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30
+ @8 @+ L! u+ i; N6 N6 j3 z, l
+ m2 t$ I/ T( u. v-->MET4佔總面積須超過30%
2 p, S0 C: U4 f7 G& I
1   POC1 Minimum POLY1 to DIFF spacing = 0.2

* U* `* L8 \; e" }6 {) N! |, z  R6 ^--->Poly to Active的spacing須大於0.2um