【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
' t2 _# w2 T' S" u错误如下：
+ ^1 h; `, A# v# C3 U: k) X

# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
4 f8 r8 b: w0 X- I8 D1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
  [4 S/ t, P- P) n6 w' }' A1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
7 r3 {% [4 {6 g. R1 R4 f. T1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%

# i! Y% ]: a$ }" g7 l; o1   M2R1 Minimum density of MET2 area [%] =30

-->MET2佔總面積須超過30%
) \, }/ Z% C6 y  \  t  h. X
6 b. Y. a/ N) D3 b% _1   M3R1 Minimum density of MET3 area [%] =30

: F' p) Q  T4 g-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30
! V& G: T. d& L# V: S$ h) Q& I
-->MET4佔總面積須超過30%

* x* p6 [& j4 U1   POC1 Minimum POLY1 to DIFF spacing = 0.2
- H) e2 M( @# D$ w! A
--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
" i+ O9 ?' g0 c1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
$ K# Q# Q; o- v% a. S) i1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
- N7 N4 e0 }% [* R; c1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
8 k2 b: a- Y  a% H  U9 p這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
/ Y; z7 v, Q* E: P1 C9 P但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...

1 ^( L: n3 x. v
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1 g0 I  o4 M! l# K( p! S-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
3 m  g/ J% T) V( e0 X; ?    在發生錯誤的地方...多補一點Body應該就可以了...

---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
' [' s  k8 E6 l$ d9 v$ l3 w這些應該都是相同的問題....
! u- A$ f( x3 r& e# A4 ~: ~* ?應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
: k$ l7 Q/ T2 e  g3 e建議先檢查你的電路圖後...在比對你layout內的PIN腳..
# k" e% Z5 V8 ^是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
+ ~0 }5 B8 M+ h" g6 D  F. `% ]我把兩種error分開來解釋好了.
# v' {1 Q: l/ e  }以下先講DRC的error.

7 S  ~$ a" ]6 t( o, V6 w- P====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

0 R& D0 @, D% d( q8 u4 F; P若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
) H1 U5 a( i% E1 ]9 J上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
& N* b/ P  c0 t% o# r6 a
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30

以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
6 T; A+ N$ I% s6 y  ]. @不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
6 i! J8 y/ Y& o7 |1 e以及要用來補metal density的dummy cell的size及其所需間隔的space,
$ D7 x1 O1 e  _8 L+ E2 `: Z5 g則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.
" {7 M/ L4 m6 B7 v9 T: c
/ \4 ?" l) w, l( b  ~4 W& @1   POC1 Minimum POLY1 to DIFF spacing = 0.2
! E! ?$ k/ y% p1 M
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
$ \; l5 T. J. ?3 }) x: p- C- K用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
% k. c  b8 E/ {3 q個人猜想, 以及根據經驗的猜測呢...
- s# \0 s0 p& R, `  l* E很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.
( C& `7 M7 p4 W
7 S) {% Z$ z# h5 R2 z- w! M====================LVS Error=====================
再來是LVS的Error:
% x  b3 b3 h- ~! j* ~
4   Label/Pin is on a net with a different name
# g" B' M5 h' I! W4 v% K+ G8 J
這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
. y$ Y* N- l; f, [" @1 X4 G廣義的來說, 一條metal線(或應該說是一個節點),
8 L7 _# T/ u1 k4 x7 e8 u- A絕對只能有一個名字, 也就是它就應該只能打一個pin,
: e9 g& R# O" a' X3 x, H. U$ y我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
1 B* R7 k4 B$ P; h) ^0 \) X7 m那麼這一條error應該就能夠解決了.

. z  d) P* O1 |& J! u1   Figure Causing Multiple Stamped Connections
' V7 i. P* B: M- e# B1   Figure Having Multiple Stamped Connections
  ^2 A. O* a7 ?- z  k; s! t
' O' F+ s8 i9 O# O這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
- F4 T7 |5 J% }
8 t* J& S' r9 H0 ?- ?最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
6 [- d$ g" l, g2 ?" V5 q2 I3 H* {所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
' I' h& M" N- P$ E: o2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
+ b8 I# U6 \- s; d$ y- u! \8 }4 f- m
8 Q& @$ m6 V0 y一點點經驗, 希望有幫上您的忙!!