【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
2 [8 B' F7 z& I要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
6 A% e- \- l9 p) o+ q1 [: H5 E# @的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：

8 m/ J. L; D% a/ y) F" |* h
+ D* c" c  @' v7 j$ A5 D# D; k1 w# errors Violated Rules
0 s- m; j4 L+ Z1 B2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
  ]7 n" W& C; R  @0 O" w1   Figure Causing Multiple Stamped Connections
  n5 Y9 u" k! }6 s8 }& A* f/ k1   Figure Having Multiple Stamped Connections
* D% M+ t" n& g0 V4   Label/Pin is on a net with a different name
& n& x1 e6 ], T- E1   M1R1 Minimum density of MET1 area [%] =30
6 m- \; @. F" H( w5 A2 p: X5 q1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
4 x! R1 z/ ^$ j* {% W* m" n3 C0 @13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%

1   M2R1 Minimum density of MET2 area [%] =30
3 u+ s. v8 g& G. h$ K& l
-->MET2佔總面積須超過30%
8 u1 `- {9 T' e* u* S- z) G
; ]9 X$ i0 Q7 q1   M3R1 Minimum density of MET3 area [%] =30

-->MET3佔總面積須超過30%

) k! \+ N. O# M. F  D2 J3 j1   M4R1 Minimum density of MET4 area [%] =30
& |8 b2 N, J' t1 [1 B5 m# E* I6 z& |6 e5 z
+ N3 g. W& j$ n( s: q7 ]& E6 ]-->MET4佔總面積須超過30%

1   POC1 Minimum POLY1 to DIFF spacing = 0.2

; b6 t" R2 l* M- z- \--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
# N# u- T$ m# v4 {1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
7 ]/ l( u0 c& R1   M4R1 Minimum density of MET4 area [%] =30
3 s) @7 _9 W4 h2 Z1   POC1 Minimum POLY1 to DIFF spacing = 0.2
# x( {9 b. w$ ]6 p# y- Q-------------------------------------------------------------------------------------------------------
" {! I3 O0 e' l$ \3 M這些只是密度的問題...
( f; ^" T9 z6 I( ]製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
; R  [* U, D1 }$ U. q* |但若您沒有要下線tap-out的話..這些應該是不需要考慮...
: X' X; h7 @; R2 J但如果你要避免的話...
可以自行自做一個dummycell..
% D" m5 D; g1 D$ I% [4 S5 r這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
( f! G- f0 M7 ?2 W, H就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
3 ?' x6 e2 _$ d" F8 y; _利用這個cell...將使用密度捕齊即可...

- L+ b! k# n( n: o8 t
' C2 H8 T' Z& q: r9 R2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
    在發生錯誤的地方...多補一點Body應該就可以了...
: f5 j8 Q" k, d' ^) [( v. }
- b# o6 Q9 [$ ~9 M8 w8 U5 L1 Y---------------------------------------------------------------------------
! p, s+ X9 U; w2 K, L# t1   Figure Causing Multiple Stamped Connections
, e7 k& q1 Z" q$ X1 }: i2 e0 h4 y1   Figure Having Multiple Stamped Connections
5 `: S' ?$ r  u. Q* N. ~  u4   Label/Pin is on a net with a different name
5 G3 u/ q7 m$ ?! E1 f---------------------------------------------------------------------------
4 a& X4 N. ^. k7 X  U0 W這些應該都是相同的問題....
- @& F  o& H8 F4 V- _應該是你當初layout的時候...PIN腳沒有用好...
6 c% ~9 T) `! a  I  b4 g造成重複命名...
/ `2 K6 A7 a3 U( c5 Y建議先檢查你的電路圖後...在比對你layout內的PIN腳..
. ^! P+ Q1 e- A9 j; E2 V; Z7 [是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
# K8 j" K& I: L9 \8 e# U, K+ r% |我把兩種error分開來解釋好了.
2 C9 `3 \2 @! c+ U  |以下先講DRC的error.
& E: m; E/ A" q9 P5 \. R: Q4 e
====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
2 O! d) z: Q$ t; S不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
- Y* V. E+ \5 q. U如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

9 r' K0 ^/ U7 `9 O, z1   M1R1 Minimum density of MET1 area [%] =30
! X; e5 G$ h. b0 W$ \- M1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
4 }! N! W4 y. b3 E6 ^* T+ z# O
) S) M# W- d* y以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
9 t& s- b4 N2 k3 K  y  i9 A為確保製程良率, foundry通常會制定這樣的rule,
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
8 y+ ~: P8 S8 }) G: ^) M以及要用來補metal density的dummy cell的size及其所需間隔的space,
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.

2 T" q' p- l% o/ M, a! U4 t& z1   POC1 Minimum POLY1 to DIFF spacing = 0.2

" P$ i2 i7 }5 p" l: @上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
% a/ Z5 q! F* ?  [2 G很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.
& ~. j3 L( M3 P  J
6 w' [4 j! ?6 `+ C$ q5 D7 m) J====================LVS Error=====================
再來是LVS的Error:

3 `9 R/ O4 o( W  m, u' D6 I; D4   Label/Pin is on a net with a different name
2 Y& R$ T; P# W0 |0 M% G
, }! g; O2 C. y% t  o7 @這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
) A7 o0 D; L0 W8 w- X廣義的來說, 一條metal線(或應該說是一個節點),
) F' @. ^0 P9 D( h2 P絕對只能有一個名字, 也就是它就應該只能打一個pin,
: @6 Y: ^" H3 J- z  ]. P2 P3 _我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
7 S# u( [% S5 u, g  r; j9 R或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
那麼這一條error應該就能夠解決了.

2 L& I; S  i* S# H1   Figure Causing Multiple Stamped Connections
! j5 W9 U) I: ]# Z$ m( e& [1   Figure Having Multiple Stamped Connections
4 R9 m+ o3 T3 K- H4 b4 x" E1 X
1 h, j1 C5 @/ W這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
+ w! f- g; {& ~
3 K" H2 H9 W9 M9 `" B最後補充一點點東西...
: T- P) J2 L& A看您發問時候的問題排版, ERC那條排在最上面,
* Z5 q& ~" W  r; g! j所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
$ @" M, e4 ^7 b. r+ I- v
一點點經驗, 希望有幫上您的忙!!