Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 4371|回復: 3

[問題求助] 在鎖相迴路中如何決定迴路頻寬K呢?

[複製鏈接]
發表於 2007-8-17 11:35:54 | 顯示全部樓層 |閱讀模式
 如題,請問先進們,在鎖相迴路中要如何決定迴路頻寬K呢?它又和Phase margin、Gain margin有關嗎? :f17
發表於 2007-8-20 19:14:18 | 顯示全部樓層

回復 #1 option318 的帖子

回復 #1 option318 的帖子
% s0 U# l4 ?1 k$ {(1) 首先 open loop gain(迴路頻寬K )must <= pfd之比較頻率之十分之一
6 f# S2 y) j: _6 ~5 l; A% Y# u否則(指>pfd之比較頻率之十分之一)要用Z domain 去分析charge pump
9 P  r6 w9 L; y; D4 E# e8 B pll ,且亦有unstability issue
# j& b' k1 J) L: }) u$ ^(see Charge-pump phase lock loops paper by Gardner9 I( \0 g" E- _- _  q) m
IEEE Trans.Comm,vol Com-28,pp1849-1858,November 1980)
+ m5 b# `" O$ a2 E8 e, ](2) loop BW is related to jitter (or phase noise) ,and locking time3 ?' K8 B* N( r5 O& K) I( w5 b
so you have to consider loop BW  from jitter & locking time  spec. v; y  A7 Y. J/ r8 g7 Q
(3)phase margin is decided by relation ship among zero freq ,loop unity gain freq , pole freq6 ~* p' p/ P6 f& L. ]- {( O1 P/ \
(4) In my opinion ,gain margin is not considered in pll design

評分

參與人數 2Chipcoin +3 +3 收起 理由
yhchang + 3 Good answer!
monkeybad + 3 Good answer! 重點都有講到喔!

查看全部評分

發表於 2007-11-16 21:38:17 | 顯示全部樓層
gain margin is not considered in pll design? ' N  b- k8 p) O
i don't think so.
7 @$ v/ D! N! U" O8 C& h& x0 ^9 `isn't it dealt with the stability?
發表於 2008-2-1 19:22:06 | 顯示全部樓層
書上都有講哩...加油看看先....1 O; P* A8 C) ^
應該不難找到哩...
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-6-25 01:11 AM , Processed in 0.116514 second(s), 19 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表