supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage

2 q/ H, l( X; _: p2 |# y請問這是為什麼?有誰願意解釋一下
感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
$ V3 g8 a& R1 d9 t假如已經有對VSS與VDD的ESD 保護電路
/ e$ t& b( V" A還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??
  Y* K& |8 l8 k% {$ U8 u
+ S  c% Q3 n7 M& p曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
+ a" u& w" b- T. o8 Cpower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

6 L" X, R" I5 O$ C$ L寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
4 X" @- B2 Y5 a( O, v經過你的解釋總算比較清楚~~
感恩~~

5 q! ?% r0 T- o2 B: o% C
' `/ o  W, J/ ~9 C8 K% L* G
$ b! J# Y2 x! P- ~# Y如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
  {& d: H+ f. s5 N3 s而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?
* Z% t7 q( I* X0 z) N
1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
3) Purely GGNMOS

For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
* c! X  v& C! @; N* ]" ]RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
% Z; H" M! n! r' h; q9 o4 {而更先進的製程進一步規定需小於1 Ohm.

这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
看是哪一家製程
  {# _$ t- B1 C" H; m1 u# p9 T" XRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！