supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage
* v5 O$ h4 r4 s- R6 N. C
: A& U8 B# i% i2 g- Y; M請問這是為什麼?有誰願意解釋一下
感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
& g- m, y# H, h1 N& y假如已經有對VSS與VDD的ESD 保護電路
還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??

* B+ L) i% C& G, N( H- f! O曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
" G/ _# r) p. u5 n2 q全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
/ B2 ~( e, m! `! a1 `' s可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
, [0 a  L' R: B! G9 opower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

6 ~8 s- j9 a" v* m; s' Q" K寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
4 M7 D$ H! o" A8 x5 `8 vfoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
" M! t% e- S8 ]+ {; o! f經過你的解釋總算比較清楚~~
感恩~~

如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
+ g7 y$ D* y* u# B! x" B而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
, T- _% P6 ?# H# O1 k3) Purely GGNMOS
9 v2 n& w$ J6 ]2 O. `/ g; o
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

. |7 ^% r, T5 V  n; l( ~这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
看是哪一家製程
RC設計大於 100ns 小於 1us 即可
# L! q& h: F+ ?6 U0 f7 J! \4kV 的話  NMOS 要化大一些

! v- Z" L: u. P7 Y, j) u6 I/ U0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！