如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
2 A, t4 Z4 `+ a; l' [因為  process 變異的關係, 所以這一部分的誤差還相當大!
: T- `7 c9 v5 U7 O& D該如何避免?
+ ]8 O# I- @5 N+ I又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
該如何克服?

andywu

可以試試用casecode的方式
4 u7 U" k+ R1 D' B6 g, ^
不過之後的layout才是重點核心的部分
# |5 m8 x0 x& R- w" b3 T# `8 d3 z

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
' a2 x) b5 A# }' {   各channel再做1:20(1:50,2:100)
8 U7 K7 U4 R/ L; j4 }9 {: n- a2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
   calibration cycle
9 X- j0 C8 L" x8 v4 Q# u3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
( G. \( ^: }6 r: b1 o4 H7 K) i4.元件的L,W 也要選安全一點的range

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
; |$ r0 _% \( a2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
2 l: M8 l9 L/ Z  J) @5 d4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

li202

先把八個channel做相互做match
. w3 {- d" ?, o; l, {, y0 \再用一顆OP取其中一個channel電壓做鎖定

提供一點個人意見

nezkax

這個問題在 LED driver 會常常遇到

" C! B& B+ f; W! P首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
/ h7 h/ s  b' T9 P, k/ r) Z( `' ]$ q4 d並減短設定時間
: j4 Q2 s6 m# T
channel 跟 channel 之間的差異定義為 bit-to-bit error
這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題
: h5 P: D& v" D
$ P1 O* ~' T0 {% \至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)

4 z/ S. M5 v. O1 \/ B溫度所引起的電流變化, 主要是改變了 VTH(T)
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
, C- J" v6 u  X' M' R然而, 溫度方面較麻煩的難題在於 package 的選定,
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
/ l5 c; q7 Y6 }) L0 g$ cPtotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
' j- V# G# ^7 u9 }% D9 U( n選用的 theta(j-a) 必須確保在
typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
9 Q* l$ i8 _1 ~: Q: k7 y選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

ecalfs

除了電路設計解決外,  Layout亦是關鑑
5 N5 \8 {& ^; s
: q0 b1 l2 e) D9 W1. layout 單元化(Unit) 以此單元倍增減
2. 元件W/L盡可能最大化 W>5um, L>3um或更大
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

bossen777

謝謝大大無私的分享，感恩