在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

jauylmz

Dear 版主大大
. L! w, q* P! h! Y
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jauylmz

在下的小小看法
      
7 ~# y- P: [4 }& g6 K( d' \1 z1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

. W( D! E! J8 P2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。

3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。

4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
, k: Y, U' G) {
5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
9 V# q% X5 F. k2 E0 Z   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
0 r7 P0 m6 ^/ O3 W   所以 這真的是要小心。

jauylmz

就目前二大主流來說 看來是要這樣比
( w& V8 Q- e# p# fLaker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
Laker DDL   V.S   Virtuso GXL

9 l* C/ I7 M1 I/ x7 M7 h才分的出來。因為各有好壞吧

[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

jauylmz

Chip Integration    可以算是拉線和DRC/LVS 嗎