在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
! N0 R$ R. a+ ]/ {而我想大家應該都能贊同這一點吧!!
1 z, q! W8 D" R7 @做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
2 [  `+ E4 R) E: p  n9 S1 h% ]8 h如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
* t8 d4 K% _2 i4 l( i那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
7 ]8 Y8 t  r( S2 J/ Z, \  Splacement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
7 s! R- k4 h" N, {跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
, i( k3 Q8 ~" h4 c) ~所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
但是要如何才能做到周詳的計畫呢? 真的很困難耶...
或許DRC已經算是裡面比較好的一項了,
5 |) M6 ^4 R$ s. V2 y7 H) g2 P但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
最後是改圖...基本上改圖不見得比重新畫容易...
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
" }4 _# y1 v6 o: |! x5 M5 J不是每次都能遇到改小不改大的囉!!

小小淺見, 請路過先進指導!!
4 x4 z2 n0 p+ A. C0 }5 w; ~7 T感激不盡!!

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
$ v6 O2 [3 Z% i1 F1 M7 K但是並不會佔用太多時間。
1 v0 j) z( j. R& i0 Z排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
# p8 x4 `# f! m' V, {拉線 Wiring
8 ~- m* y1 f- ]) FPlacement做的好，拉線就比較輕鬆，除非digital線太多
; U1 g" V. j5 ^/ GAPR又不幫忙，時常弄得頭昏眼花
& _3 Q% c7 h+ HDRC debug
在layout的時候就應該要避免這樣的問題
LVS debug
. |7 W& @$ ?6 a) Z( b% `* I* j# M若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
# z6 g, V# Y" O; c7 ~' H  j當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
進去要改電路，結果sub circuit都找不到
  m" L3 Q( b4 I$ f4 K3 R" F; _5 {整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
6 ]3 l: h) i4 a( s* Z一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
9 ?2 T' Y, z! s0 [# k) q1 T9 y0 D  i溝通 communication
非常重要
改圖 Re-layout
LAYOUT心中永遠的痛
- Q, z+ v+ C6 S' X$ j7 W
以上...報告完畢

jauylmz

Dear 版主大大

7 A8 K9 L; m+ o& Y: ~; c0 {! u7 ?: \這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
我覺得在Layout時最花時間的工作是....
( r3 f( F# y3 N8 B  M就如同keeperv大大 , 所列出來的事項 ,
8 b: v% d0 L0 |  I幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
' J! U2 D# a: q% a) d/ _0 |若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
+ e/ J0 n6 J# q: G7 s" Adesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
& {  ~. [4 E/ e- z0 p6 h
2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
8 e+ |3 |4 N# i
1 w* |* k& ~2 X4 W: [3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。

4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
5 x- n  F6 w8 R9 ^( R
5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
+ f  x9 L, O$ ]" _: b   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
  X2 |2 g" q$ J1 Y    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
* ^) I2 b2 q+ v$ l   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....
' E3 z8 R7 h6 Y/ d
4 x. \! z0 C; U( X" _5 D: X那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

就只是覺得而已啦....或是時間上最長的也可以...
1 g' l# `# X2 c% Y4 b
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
$ k+ O" o& m# l' N2 {4 oLaker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
+ k3 q& E* B% L1 A8 ZLaker DDL   V.S   Virtuso GXL
% V1 M" ?7 }' l0 G( ]6 F: h
" s5 X/ R3 f- v1 Z0 E$ c. r5 z! o2 K才分的出來。因為各有好壞吧

[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
$ _) G- S4 [; [8 M4 j以 Virtuso 為例子...
6 j7 j7 g+ I8 P2 e排列的位置不但決定面積的大小...
8 ]5 _0 K/ z' A+ m# i更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
( x; `* H7 @$ W* B; }6 q" v5 x可以在排列的同時就想到接下來拉線的方便性..
7 t& M, k  l; m7 M" A1 |# ^& d. g1 b若排列已經出來了~~接下來的拉線就不會是多大的問題..
' E, q1 Z4 `* M: x7 }: g因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
* w* b, |2 r4 x9 A1 c& ?4 e$ N
/ i6 g6 G1 [, z; n( W+ U1 y' ^像是一開始在做DEVICE..如果有舊的電路可以參考

) k5 K; i4 H# f9 F% Q甚至可以直接套用 那當然是省事的多
; l5 {' u- }9 W/ E4 h
2 a# I& O7 j* z; u) Z5 G否則 還是一個個去建 感覺滿麻煩的^^"

  O1 [) C4 y/ c: `而 元件排列這方面...

; q$ f9 B+ X- G: H  @考慮到 拉線的便利性 面積大小 以及 電路特性等等問題
  u3 }2 I) y3 o: J- _) B' M
要是電路看不多 經驗有點不足
/ s  _1 y9 _* Z( ?/ o4 n) V
9 o" h% f7 \3 W  T$ P, Y在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
/ _- ?& z  F/ ?" K有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
但日積月累後會漸漸順手,之後所遇的問題
  e2 n# N' p0 |& O. E: o6 U會因產品不同lay法也不同,現在的產品變成是
拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
, I- {3 I% g6 x) L4 E看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
+ `& w$ `$ }+ D! Q+ w, j这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
6 s" d5 ~& l& _+ M& cplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
+ n  Q; s. p  E3 K/ \( ^像零件的限制及板材的限制
+ w. N6 b; S8 L都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
4 X5 F& F. _; V/ S/ C) ^* K因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
這個對我而言真的是滿辛苦的工作。
; \! g; u- q8 a# |9 i不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!