在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
* o4 w! U1 ?6 }7 X1 w而我想大家應該都能贊同這一點吧!!
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
% F3 a% k3 b* ^/ w. {, H! ~跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
4 P9 i9 g* d# G3 D8 V/ H或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
. {4 `& Y2 y+ u5 a但是要如何才能做到周詳的計畫呢? 真的很困難耶...
/ W/ C, ?8 z- Z; |2 c  ?( {4 y或許DRC已經算是裡面比較好的一項了,
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
& v2 R. t& [0 P6 ]* U最後是改圖...基本上改圖不見得比重新畫容易...
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
/ ~6 c2 |& n8 h" V不是每次都能遇到改小不改大的囉!!

/ z$ f/ ~9 S# L* }5 f0 h小小淺見, 請路過先進指導!!
感激不盡!!

keeperv

元件 Device creation
! ]7 F; u( E' f6 S! x基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
/ p0 ~2 r7 |! Q- X+ O/ `拉線 Wiring
- A7 t6 O) l% U+ C( W! I! iPlacement做的好，拉線就比較輕鬆，除非digital線太多
APR又不幫忙，時常弄得頭昏眼花
, ?  P* g4 ]/ j  f# O1 Q) SDRC debug
% H: }% S* P* V3 [: J, i+ u3 L在layout的時候就應該要避免這樣的問題
LVS debug
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
1 N2 n- U; O/ q1 R當然有時還是會有一些LVS的問題，不過並不會花太多時間
7 D* Q0 ~8 g# d  V) i" R比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
. L1 Y8 b! {$ n4 y( e( R& q進去要改電路，結果sub circuit都找不到
7 a9 C7 O6 h+ s( w7 q& q整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
. b$ D) K* _( k0 p一般若是好幾個人一起來，那真的要好好溝通
9 d5 \. @% L9 c  V' i1 h/ ^+ C, J要是最後兜不起來就慘了:o
6 l7 a( \" s, \' Y0 S/ O/ _. o溝通 communication
3 r+ S% c2 s- P. d0 ~: s+ e非常重要
7 F9 R* m5 V/ T) T+ T0 x: o' W改圖 Re-layout
LAYOUT心中永遠的痛
3 g4 E6 L; O* f5 E' a' P. Z* a- O8 H
  A. W3 [# s% G, E6 W5 l1 r以上...報告完畢

jauylmz

Dear 版主大大
" _7 t. y$ {2 L3 b6 c
$ k7 p! D; k$ s3 A5 X這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
5 R; K0 {7 K4 X4 b; z+ i# Q) o我覺得在Layout時最花時間的工作是....
! \0 n- u2 K4 ^( ?) W/ g- _就如同keeperv大大 , 所列出來的事項 ,
' \1 J; y  R$ |3 K幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
8 x1 }2 s1 F3 _* B5 t- }若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
" U4 w& I6 N: i不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
4 ?  y3 q- R# ^4 ^1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。

3 Y' n& R( t$ U) O2 [4 _3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
, d$ q3 g% H2 s! _9 L! R( H
: m- x& d" p# p  C7 u4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔

( Q4 X3 e' a# p2 `; U5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
' `, L. k' j' v) q4 c" a7 n   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....

那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

" ^7 Z. Z/ G0 ]2 e9 s就只是覺得而已啦....或是時間上最長的也可以...

+ G, |* C  ~1 E  L/ C要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
# |  F5 X9 c( H1 h8 b9 ^1 v$ RLaker L2,L3   V.S   Virtuso XL   
1 g% d1 o- s$ d: e6 i1 L0 \Laker DDL   V.S   Virtuso GXL

1 h0 t: L+ F- Y& S2 z- N1 a1 b才分的出來。因為各有好壞吧
# l$ T9 v0 j5 }; p* g. M% @" s
$ f) ]; c% U5 J, [0 J- x. l[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
. i; E7 L; G, z% ?! K  W以 Virtuso 為例子...
; a, ?" [* H+ F排列的位置不但決定面積的大小...
更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
( ]& q# K6 Z: y" q/ C( s+ P可以在排列的同時就想到接下來拉線的方便性..
若排列已經出來了~~接下來的拉線就不會是多大的問題..
+ d2 {( R7 Z! U, |; e) V7 J, o1 F% O因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧

5 u, Q; I2 I! F- f像是一開始在做DEVICE..如果有舊的電路可以參考
: S' b/ p0 M% F( V2 W
: b& W1 T% P: I6 N8 z甚至可以直接套用 那當然是省事的多

7 H' \$ w7 ~. Y; V否則 還是一個個去建 感覺滿麻煩的^^"
- z. S. f0 y" w7 t% H5 X
而 元件排列這方面...
% i( p( z; s( d' U: R% V
, L: u; L2 E+ d  d0 h  n考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

要是電路看不多 經驗有點不足
4 V5 Q+ y' D; |0 r
在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
- z3 s% y+ s$ P$ S! ^+ m有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
# ~" k; a" J# L( ^希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
但日積月累後會漸漸順手,之後所遇的問題
  ~& R  v7 M; D. M0 J% b' S會因產品不同lay法也不同,現在的產品變成是
拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
9 S0 i" _6 @+ j- R' H" N* g' l的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
0 _8 |2 t: g3 W6 O& o% ?2 j  }placement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
像零件的限制及板材的限制
. Q- P+ A( F4 Z, J都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
0 G; N8 F: R$ Q) T# Z# M# m所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
* a3 [1 x# p1 u7 X5 Z因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
0 ]. n8 Z4 t# X" I( `" D這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!