請教各位先進一個有關post simulation的問題

handwin

我測一個計數器例子,我先用Xilinx 的ise跑出該計數器的netlist後,到ModelSim將原始程式與testbench

以及netlist一起做post simulation(sdf file 以及Xilinx的元件庫都有呼叫進來),但是在觀察波型的時候
& r/ t4 E& U" T. A2 q) J
6 O3 x7 q" V- t" H; v! v1 j  h$ v會發現如果testbench內沒有加上 `timescale 10 ns/ 1ps  會沒有輸出波型產生;如果加上去後才會

有輸出的波型產生,想請問一下為什麼會有這樣的差異呢?麻煩大家了

tommywgt

我不知道你的問題出在哪裡, 不過我不管是function simulation或者timing simulation都會加`timescale 這個虛指令的, 另外ModelSim在load top module時可以指定simulation resolution, 我也會指定, 但是沒出現過你所說的問題也.

handwin

1.大大您好,首先非常謝謝您的解答,不過您所說的應該是功能驗證,不包含時序驗證;而發問的問題發生在時序驗證的階段.階段上有其不同的目
   的.
2.之所以要加入netlist一起編譯及模擬是為了得到各元件的內部延遲時間,而呼叫sdf file是為了得到元件外部連線的wire load delay(我也不確定
   詳細情形是不是如此,有誤請前輩們予以指正)

7 I" d$ o0 [! y[ 本帖最後由 handwin 於 2007-4-13 09:31 AM 編輯 ]

greatsky

不太曉得為何你用Modelsim simulation時要把netlist加入
6 k7 i, F" N, W" _# B) h
8 Z, ^9 x7 B9 p, w; V) [  _我通常在Modelsim project中添入 原程式 與 testbench 就可以執行模擬
- y* _, Y" a, J: V在simulation環境下需給它一個timescale 以利tool去判斷該在多少單位時間下顯示其波形
# Q' W2 y7 Y5 v4 d% X( a
: l& {6 B. {" a其實你可以去改10ns/1ps你應該可以發現模擬時的時間單位會變動
不過，我印象中若沒有寫明的話，modelsim會給一個預設的單位時間

# |" [/ Y' r6 ~這是我的看法，有錯請指正