Partial Reconfiguration(Xilinx FPGA)

grant0920

版上的各位先進，因為在找資料，無意間也發現了此討論區，
因為我目前也是在做FPGA相關的研究，目前還是學生而已啦^^"
, ^% u  j# Q$ U1 o: D$ U想問一下下，版上有人對這方面有研究的嗎?
Xilinx FPGA(Virtext II/Pro, Virtex 4, Virtex5)可以support partial reconfiguration，在PR flow上一直出現一些問題，若有經驗的先進想和您請教，非常感謝:>

tommywgt

我建議你用這套tool

PlanAhead Design Analysis Tool
* e! Y( Y$ z( T' l: [% D- @! ~# _
* s' X  B' ]7 s) p( z6 H' n這個也是Xilinx tool之一, 好用的好東東, 這部分Altera就沒有的樣子

grant0920

嗯嗯~~PR只有Xilinx有，PlanAhead這tool我有用過，就Xilinx的文件有提到有support PR，但在不同的modules的communication用bus macro會有問題，早期Tri-state buffer不保證可以run，新的
$ C% e3 v8 j8 H: U& Cslice-base bus macro在Virtex 4也是會出現問題，不知版上是否有人也在做這方面的研究?可以互相交流一下，謝謝

tommywgt

老實說這個tool我沒用過, 我只是聽用的比較熟的同事說超好用的, 所以我想是不是你哪邊沒設定好的關係呢???

tommywgt

另外, 給你良心的建議~~~儘可能不要在code中寫tri-state
# z7 N0 F1 ~& T+ _0 |3 O如果是PLD的話, 在最後的top module加, 如果是ASIC的話, 選個bi-directional的IO pad就好...

greatsky

Partial Reconfiguration(Xilinx FPGA)  這東西我玩過
老實說，我碩論是做這個的 XD  
8 l: G6 X  f  K$ T我最多也只做到可以置換啦，那時我是用Virtext II/Pro 再設定它的Bus Macro 若設定規劃得好
基本上communication可以弄到正常，不過挺麻煩的，我記得我的bus macro是用tri-state做的  
但做好後是會怪怪的，它的spec.是建議這樣使用也別無它法可改善，不知道你的問題是??

grant0920

我們是要設計加ICAP做self-reconfiguration.....
目前由EDK加上HWICAP，然後export到ISE做modular design.......
5 |: O9 x  v4 @  v4 [" c請問一下，那你的nmc file有轉成xdl重新更改嗎(自己設計新的bus)?還是用原來Xilinx提供的而已??
你的configuration是用JTAG? or selectMAP?
5 J" ]1 D5 {& C$ G& ^7 f0 T8 v還有你之run那個flow有沒有遇到什麼問題?
0 L4 g# `# n+ z* y  {2 ~5 w0 i應該是用ISE6.3?
目前是有新的PR flow，也有新的slice-based bus macro，ISE要改成PR version......
: m+ Y/ y" b8 k3 d2 D) }9 a6 GVirtex II/Pro你應該是採用column-based，目前有提供tile-based.....在Virtex II/II Pro、Virtex 4/5都可以......
可以和你討一下論文嗎?還有source，謝謝

/ z4 n7 [3 W& `, A! \P.S.元智畢業的同學嗎??有看過一篇

sakho

1. 自己設計新的bus? ==>建議:用Xilinx所提供的
6 W; X! p2 F2 r6 a3 B2. JTAG? or selectMAP? ==> 基本上 JTAG就可以這樣玩了.
4 B5 l; }# r' r2 x6 K# ~3. ISE6.3 ==> 挑個最新版的來用就對了，學校的研究單位，Xilinx應該會免費寄給你們吧。
( X; F, n6 J+ e6 y/ Y5 G! u4. 如果需要Source 的話，建議上Xilinx的網站上去下載範例來玩玩，馬上就可以捉到那種feeling了。
) K7 ?/ M7 k6 C9 [7 _5 X" J
+ E$ s" d& v" I6 {* ~& Q2 M8 ?8 n這樣不知道有沒有幫到你的忙~~~算一算日子現在應該畢業了吧~~:o