閒談.近日使用altera cyclone 1c12 發現一個問題

thjan65

可能是自己沒注意吧.最近將以前電路重新改寫,以維持較佳的模組化.
& r8 z5 e" x+ I8 u$ J
! D7 O0 ^$ ~$ a% S7 `發現
0 ^* ^; o8 v( T3 z9 Q8 R0 _: K" `always @(negedge clk or ....) 合成出來的電路會因為 clock 繞的不好 產生 data及clock  skew 問題.
  b; T. L( j3 [+ i' a5 u
後來想到去年的電路 coding style 是
always @(posedge clk or ....)
+ G( H( Q/ n( \
2 \1 }3 E! [1 E$ |# h: L當下立刻改成
assign clk1 = ~clk;
always @(posedge clk1 or ....)
$ {# ~! g3 Y2 I- I' F" o
結果,所有問題迎刃而解. 霎時, 心中只有一個字.
& G3 Q: X3 X; O. @: B0 z
& w2 Q+ [0 |- J; J[ 本帖最後由 thjan65 於 2007-3-9 09:50 AM 編輯 ]

jimy

其實更好的 sytle 應該是要將 clock 都從 clock generator 的 module 輸出
. r! G' U3 I4 {, H& r/ _不管此為 PLL 或 gated clock
這樣在 timing constraint 的掌握度才能更好

tommywgt

jimy大大說的沒錯
1 F: r! u. `! l; V% r+ `在coding style中, 使用同一個clock source也是很重要的,
在設計時, 有多少的timing budget也是要好好考量的
7 [  G  x& v  K, v! n  ~. d3 D& r5 E相同的邏輯不同寫法而造成不同的合成結果本來就是可以接受的, 所以才會有所謂的coding style問題.

不過只是個反向的clock就錯了 (會不會只是timing沒有meet?)是會令人心中出現一個大字沒錯...
8 K8 |+ F1 W" ]! f8 |) L- X+ C
; B, F( y5 v6 e$ X# T% |有時不得已時, 還是會需要寫這樣子的code的, 感謝你的分享, 以後遇到時可以留意一下下.

thjan65

實際應用是同步電路,頻率只有 30MHz. DATA input 定義在clock falling edge 時必須capture. 因此 RTL coding 才會是 @(negedge clk or ....)
/ ]: ^' J+ K2 j) ]/ K+ n9 v老實說, FPGA的表現和預期差距是大了點, 況且我還是用GLOBAL clock pin. Netlist post-sim 記得是OK的.

[ 本帖最後由 thjan65 於 2007-3-12 10:25 AM 編輯 ]

jimy

因為在 FPGA 中都是只有 posedge clock 的 primitive,
2 e$ h' O+ R" r3 N' B9 P2 e所以你寫 negedge clock 的話, 它得在 FF 前加個 inverter gate,
這樣就變成 gated clock 了, 所以 timing 的 analysis 會不好

) c) {' A( A. B( _' j) }4 N- D* y* Y- M0 B那你後來的改法: assign clk1 = ~clk;
/ ]4 Z: O. l% o" _2 g) l這樣如果是用 quartus 的話(別的tool我不知道)
它認得出 clk1 會是另外一個 clock source
所以 timing analysis 會比較好

tommywgt

30MHz....
& V& p* p% Z6 X4 @
好爛...還是好x呢?  ....哈

/ I: T7 x( d6 j) Q/ l以後寫code時小心點, 感謝經驗分享!