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[問題求助] EMI 設計要點

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發表於 2007-1-4 10:32:45 | 顯示全部樓層 |閱讀模式
還有哪位先進可多作補充寶貴經驗!?+ I7 t' D- T  q( D
6 A& V0 M0 C% |" _% R$ G
wanghaibin:2005年11月16日21:25
; _2 o; {3 {! ?) S+ v" A. }3 J6 I/ y6 o* s
很多初學者對於EMI設計都摸不著頭腦,其實我當初也是一樣,但是在做了幾次設計以後,也逐漸有了一些體會。 0 l/ X- c0 ?' j$ V3 `9 ]
0 q5 ^& Q! H9 s2 ]9 r3 ^0 J0 H
首先,對於大腦�面一定要清楚一個概念--在高頻�面,自由空間的阻抗是377歐姆,對於一般的EMI中的空間輻射來說,是由於信號的回路到了可以和空間阻抗相比擬的地步,因而信號通過空間“輻射”出來。瞭解了這一點,要做的就是把信號回路的阻抗降下來。
' N4 G' b2 q5 ]1 q* S7 ]& p- `, ]2 m- h5 r8 Z, K: J
控制信號回路的阻抗,主要的辦法是縮短信號的長度,減少回路的面積,其次是採取合理的端接,控制回路的反射。其實控制信號回路的一個最簡單的辦法就是對重點信號進行包地處理(在兩邊最近的距離走地線,尤其是雙面板要特別注意,因為雙面微帶模型阻抗有150歐姆,和自由空間布相上下,而包地可以提供幾十歐姆的阻抗),請注意由於走線本身在高頻�面也是有阻抗的,所以最好採用地平面或者地線多次接過孔到地平面。我很多的設計都是在採用包地以後,避免了時鐘信號的輻射超標...
. Y* T0 G- V3 Z' v- o. H0 \8 D) x
& q9 F) g7 u3 r& c
遊客,如果您要查看本帖隱藏內容請回復
' N3 [. o6 M+ S( k. l

: M+ N4 K  r4 T8 x以上是一些最基本的體會。對於EMI設計來說,需要你真正瞭解你自己的設計,什麼地方需要重點照顧,什麼地方出了問題會是什麼樣的現象,備選方案是什麼,都需要預先整理好。
發表於 2007-4-30 10:01:45 | 顯示全部樓層
恩恩~沒錯,真正瞭解你自己的設計. j/ X1 b" e/ d
因為我也看過一些工程師在電源及地的LAYOUT上常會忘了做處理
# G; E: Z- v4 X' N- a& {最後搞的電源端都會藉由地竄出一些莫名的訊號影響到正常的工作
發表於 2007-7-18 23:14:23 | 顯示全部樓層
在拜讀chip123 的內容 令我學習甚多5 A3 F+ o+ g3 Q+ t, F0 t
不過文章中提到 "在高頻�面,自由空間的阻抗是377歐姆"3 J' _3 l! P& S
請問是用什麼方式去測得或是推導出來的呢?
發表於 2007-7-27 11:30:29 | 顯示全部樓層
我待的公司都是要自己搞出一個產品: 研發+EMI+生產+ _; J0 I2 H+ ^6 E
EMI一開始從try&
發表於 2007-7-27 11:36:48 | 顯示全部樓層
我待的公司都是要自己搞出一個產品: 研發+EMI+生產: T1 {1 z* ^5 \. u# ^
EMI一開始從try & error,到會看很多很多相關的書籍資料,但感覺沒啥幫助耶!
! E0 d$ Q4 ?# U  _6 S' {$ l感覺LAYOUT一定要LAYOUT好!
& ]% Q' j+ v, V1 e9 O我比較怕的是低頻(30~300MHZ)整個base都提高的問題!% h# W7 X& h! f: M3 n, x$ O
高頻或單根的問題我有自信能解決!
  e  d) e9 |0 l5 C+ M6 t各位大大,可以說明若低頻base整個提高,是要從哪裡下手!
發表於 2007-9-3 09:05:10 | 顯示全部樓層
我認為EMC是一切以zero為開始  否則會粉心苦
1 |- z: B: d) j  T) z然後在去看歐美學者之書
發表於 2007-9-3 10:20:51 | 顯示全部樓層
請問一下各位前輩們,你們再抓EMI是使用哪些設備
- B+ E& s( l/ N是近場探棒+接收器嗎
發表於 2008-1-7 09:49:39 | 顯示全部樓層
EMI我覺得....layout是一定要固好的
" U% Q5 Y; M  e5 {) {但沒有絕對的...我想你一定要先了解你的電路有哪些chip2 m1 a/ H. B/ V% W  x: M+ o. m1 A
並查一下它的design guide這樣你才能知道哪些線是重點
# _: [5 Z, N0 E) x* Q$ t
8 u$ {+ G! F4 i  b/ F我debug會先想知道它的路徑  看它從哪裡跑出來
- K# r: ^/ e4 {" ~7 Z9 i9 {再循著線路回去  它會告訴你...哪裡痛..呵呵
發表於 2008-1-12 17:14:50 | 顯示全部樓層

回復 1# 的帖子

Fabless 而且沒有做PCD板的IC設計公司普遍都不是很了解自己的CHIP
- ^1 r- d8 v/ q9 _' {8 G與其他公司的CHIP 組合在一起   上板子會發生什麼事情?
9 P1 K! B' }! e3 v7 G7 _; r用EMI的角度來說  為了怕彼此互相干擾 也不是很懂板子要怎麼做才可以
7 G" U% Q$ W' z2 U' }' m2 ~. b7 S避免掉 EMI的情況下,  只好把自己 輸出介面的 驅動電流降低 與客戶的IO介面
, D- N) [5 F+ A. ]) Z作匹配,  如此就有一定的機會可以避掉EMI
發表於 2008-3-3 15:04:47 | 顯示全部樓層
用EMI的角度來說  為了怕彼此互相干擾 也不是很懂板子要怎麼做才可以! b; o( r, P2 v& J* s; A% B6 v- F
避免掉 EMI的情況下,  只好把自己 輸出介面的 驅動電流降低 與客戶的IO介面$ V% s2 Z) ^4 y3 G; N9 S1 j
作匹配,  如此就有一定的機會可以避掉EMI牛人们啊,谢谢!!!
發表於 2008-3-18 10:12:05 | 顯示全部樓層
謝謝chip123分享工作的經驗,讓我在對做板子避emi有更深一層的了解,我想請問一下包地是說,可將你的控制訊號走在地線之中,使用過孔使其降低影響嗎。
發表於 2008-4-25 12:44:11 | 顯示全部樓層
1.阻抗匹配很重要,EMC 就是與 overshooting 脫不了關係! @" |0 C* u- ^- F1 `
2.低頻base 太高,會跟power 有關, Layout與 ground 要做好
  [9 T: e# A. U9 i1 s) O5 ?2 T3.看是奇數倍頻還是偶數倍頻over limit line,奇數頻會跟clock 有關,偶數頻會與data 較有關
5 V, c0 _1 r$ K+ j0 q' |) Q4.還有水平scan 與垂直scan測出的issue 也會反應不同情況5 o& L% ^0 M) k2 Y8 O, M
5.debug 手法蠻多種的,remove power,remove signal,一個個 block remove 慢慢追,當然量波形,近場掃瞄都免不了
' @! [) ^$ R! M6 t- j& Z* ]; Y0 f; D+ ?' b; m& n' ~
不好意思,暫列以上部分..另外,關於EMI很多對策,要考慮cost 或 schedule 等等,所以不盡相同!
發表於 2012-1-18 23:18:48 | 顯示全部樓層
電場單位是V/m, 磁場單位是A/m.
6 x; B! w: y3 @6 F在遠場處,电场对磁场的比率(波阻抗)大约是120πΩ 或 377Ω

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x
發表於 2012-1-18 23:24:41 | 顯示全部樓層
低頻BASE高,一般會先檢查GND
發表於 2012-1-18 23:28:31 | 顯示全部樓層
如果看英文的EMI書籍很累,就去找大陸網站看看吧!. N8 I, T) |! Q( o! C# N. J
我之前都在大陸網站潛水,前兩天在想為什麼台灣的EMI相關網站不能像大陸如此蓬勃發展,所以就開始搜尋台灣相關網址。也真的是找到快放棄了才看到CHIP123,台灣真的要加油了!
發表於 2012-1-18 23:32:10 | 顯示全部樓層
看起來像是在說GUARD TRACE的觀念,但不曉得是不是我誤解了6 L/ K( }) O  a; l1 e* j- R8 C
GUARD TRACE一般設計得好是有效的,注意3W法則可能會更好
發表於 2012-1-18 23:33:56 | 顯示全部樓層
一般水平FAIL可先查水平CABLE或縫隙,垂直FAIL當然就先查垂直CABLE與縫隙
發表於 2012-1-18 23:41:46 | 顯示全部樓層
版主的問題實在太大,大到難以回覆,我應該可以列出300點以上的EMI設計注意事項,但這樣列出來實在沒意思,有比較具體的問題大家再討論吧!
' k) g# A7 j; B* I5 t台灣人要加油啦!去大陸網站看看,就知道大陸的EMI程度到哪了!
發表於 2012-1-31 11:45:23 | 顯示全部樓層
快被阿陸仔給追上了~~台灣~加油!
發表於 2012-3-9 09:57:22 | 顯示全部樓層
受益匪浅,确实与大部分论坛的水贴相比,本坛子的帖子都是含金量很高的,来对地方了
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