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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:; O7 a& D+ q" ]8 Y: s1 ?2 M- v* H
        建立扎實的技術吧!!3 R/ h0 ]2 Z* |* w/ q7 O7 U+ {* K5 U
        提供兩個網站有很多資料!!% K6 m7 u3 a6 p: I! s$ c5 c* T
        . I0 A' r. r* ~8 Q9 D  j6 c
http://www.opencores.org/
* {0 t/ U  g+ [, K  `; Hhttp://www.veripool.com/cadlist.html
; r1 e0 [) ]2 |1 Y  G
$ a9 T# X9 A4 M* z# [7 p7 D    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎
" F2 @5 R" P' [# e3 o, A# X/ s聽說真正先進製程的公司* Z, h. Y' l" D5 b
或是做CPU的大公司% _  a8 H6 [9 W7 M5 T3 O6 R
都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章
# i  B4 N2 P7 O像類比IC  有許多的 layout 技巧
2 q; e$ _( R! f6 c, ]1 d+ r大部分都是  發生問題之後  才有解的
9 p6 }: x2 V/ z8 E只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段5 {' b1 @" ]6 t! y6 j
想了解的是比較詳細的佈局規則跟內容
4 a; T9 `" a4 [; U0 M1 d例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題' U3 u$ N2 {, [- }) T4 S, u
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應& R. `3 B! V/ {# K1 d
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!4 o6 Q0 r3 g# M7 W
3 j8 n& E4 D' O3 U; [# Y
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)
$ m% u* p" K4 W" X, Z也有友站區分成:9 x" `2 H8 S' Q$ ^3 R7 n
- j1 o: Q4 z' ]' o# z
Circuit & Simulation
- I9 s* j4 U; u; hCircuit architecture / Composer / Simulation / Analysis & others related to circuit design
0 [; @- N3 u- V/ q$ w3 k0 k  I+ `+ }& u2 w  O( m7 W* T
Layout & Verification1 S  w& X- e0 c* x# o" J) a% u
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related" |) }* D* X* n

0 y: f4 M, n# E; x7 A& k% r% T( v4 VLanguage & Programming
% l* N, K3 V: y1 G+ Y( AVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.: h4 i" J4 l( M. i. R

, O- X- G1 m% ~8 `General Topics
9 C$ \4 k$ [- zRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
7 u; k! J8 c; Z8 o, J9 K

7 Z+ u; Z% {2 }; Q: L, \長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
7 ~0 u5 A& f) C& e" O像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。% S$ [( Y) A. L: n
小妹希望能徹底了解除錯訊息 所要表達的意思!
) @, ]' l1 I. v- }- k而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
- \7 m4 @/ e/ S/ u如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!  ?3 v8 T/ j; I& J; {% G( |
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!$ n3 N5 J2 `+ @# ^6 R6 E
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^' S9 s& l8 o/ b! p5 [6 b' f
相信能讓初學者除錯能力升上許多  是吧^^

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參與人數 1Chipcoin +3 收起 理由
chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
7 _( p: r1 z' x! `) A' x對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
6 h8 t. O% C& ~- _像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
* |  Y5 M" Q% s, a% a0 f  e
' M; N! ~; n+ w* y+ Y" R6 v
關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
3 r; [/ @9 p5 R3 B1 v因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
8 k9 F# j7 g5 J8 K5 m6 s所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
" }: W/ g! z. E6 e
2 A( @* n+ K8 P1 S建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
- q: b8 c# f$ s, |- a: K) @! j7 Q5 N9 s. U3 r! b' T
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)3 `( f# j2 q4 B/ V
! d/ D# w6 M& E
LAYOUT % y' W- Y0 P7 ?6 }0 t, N5 \
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點* Q+ E! H" ~9 y! n
ex:
' O; d# ?4 C, `1 ^/ ]5 N# f+ N% {
: r6 f" A( p6 v# k' playout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock! H- ?& m; w! h5 }$ j( U: _
在netlist 的top cell看到的- \* {% P) y, ^1 L0 u" e
.subckt topcell A B C VDD VSS clock" q4 L$ u4 k+ Q. k. T# L$ R

  ~. k. j1 ^  x以上應該相符合
! `/ h/ N2 C; p! b& i) Y
$ Y5 E# e: t0 p# B/ |/ s- I" M如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
$ V) j( b+ o# C- @===========================================
5 X; a; r* t( K  aport對了後先解short問題,vdd&vss有short這就不用玩了' `5 e( D5 f5 r
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@) O, ~1 h4 s& D
. ]( S5 [: g5 o! D
再者看有沒有soft connect
( [" L0 E! L- g# {9 {8 w# K( c: ]這個部份在有多組電源名稱時會發生
, E4 d8 V8 t+ [% A# a9 Gex : DVDD DVSS for 數位
6 g* i! |4 K) X& N: \( p0 T& e) c      AVDD AVSS for 類比8 O* Z7 E3 y  ~7 J6 u' E5 k
      VDD33 VSS33 for IO ring使用7 V+ p* p  i5 p
9 S* s! W% G, \0 t0 G  s
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形
/ B. F1 N8 C& k. Y: t  C/ O2 \現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
! K' P3 c6 U+ P: \# o==================================================) x, k! s6 \5 k. f, u. p' Q. ~
其他一些比較平常的狀況
7 q9 s) n; V3 g$ j: P4 O: Y: wlayout 上2條net對上 netlist上面的1條net
- `$ U/ o: H/ q4 ?' E* L===>通常是open掉了4 z4 M$ N) P7 B" E( |# _1 ?$ Z
layout 上一條net對上 netlist上的2條net * @+ {9 v% c) O. Z4 V/ C
===>應該是short到了
* [: ^' A+ b+ i5 J( u/ U3 a' O3 X- y! y5 e7 ?# @) x
2對2 互換的線  Y  |& Q- s" h: h/ S  T
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
0 W0 B* D+ ?  o( g# }- f這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。6 L2 c% z" |4 I5 L8 L' @/ P
這個好像在cmd 有選項可以調整的/ K" I' k2 E0 ]  l/ J1 v
==================================================
& e! c  L: D8 A! e有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?, [) t1 }7 J. ~' p1 y( j8 r
是覺得煩還是看不懂?( ]0 i/ O" X# S0 i! @
像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd," ]& R0 I7 u6 ]
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。& `( o1 m8 O/ o3 g& u6 j; _; }& g
==================================================
; r0 Q! v( \  F' X
8 ~3 q' [. r7 a( ^( W個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達. y; {% v0 Q- w& V7 d4 {" U
希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
3 i* A# @7 z, H& U小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
% {; O; v0 G$ S+ a1 I2 D4 P# Q* w4 F3 ^( Y1 \$ C
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...7 `* E3 J( u/ J. z% @3 C
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂3 v: e! o2 C/ g6 C9 ]; C* K- S
command file內容吧 ?
, S, {8 x7 S0 Q  A我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
- ]9 J- m% V; s, M目前暫時還沒找到呢!+ d" F, M" x! i! b$ C
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。9 \, Q" N2 G( z3 t2 p# [+ F5 k
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。, d* h& S5 I" C; A, ]* [" w
3 Y2 k  n7 w- V
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
+ S5 b! R4 s' N6 b1 w' {6 D" \只是一些指令的不同。
' u% Q4 Y8 I% k! W* O
  X8 T0 B; y- ~6 q; H  P這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...
2 {+ u5 Z3 W4 o9 A所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西! j* D; P0 f  L* i
在未來竟然會被拋棄,那倒不如不要學。
1 V1 F! A/ c$ N: w% @1 m  P因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業; e- K5 r5 ?+ j7 M$ c7 x
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。
4 Q3 N/ I" I- N" y  S; Q那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是: G) g: A- Q4 @$ J' n' y
LAYOUT在畫不同類型的電路時- h3 p4 c# k! M
佈局的方法是否會有所不同?
+ p6 W% k  v8 o; \
' g: F- I1 L5 i0 m- {7 Y還有LAYOUT為什麼可以一眼看穿這個電路的連接方式0 M6 u2 e* m# P& g
但是我們這些很少看LAYOUT的RD 就會被一大堆顏色3 T+ b  f& c! F1 \) ?( _
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
: {( b) o/ l6 G5 J% g9 _$ `0 W8 T像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外1 n  I0 V! X& ~
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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