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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:. V( g' \  ~* R. a- M4 G  x8 R
        建立扎實的技術吧!!! \. A$ |4 ~2 f* F: n
        提供兩個網站有很多資料!!& ~7 E6 `! R# {0 _( [
        % \" v6 R) C+ N6 P- w; g5 O/ `
http://www.opencores.org/  N; G( h, Q+ j. ?, @, ]
http://www.veripool.com/cadlist.html
0 x7 S: x9 {4 q+ y
, S1 ~$ Y) {2 Z3 f* f    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎: m, e+ U4 z/ W
聽說真正先進製程的公司
8 `8 G# U+ N! d0 A4 C或是做CPU的大公司
: [) A1 S& Q& O  ]都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章
( ~; y# z: w: B  P/ M6 E像類比IC  有許多的 layout 技巧  @& p8 ~/ ?9 X2 V  ^8 F" N3 T$ @
大部分都是  發生問題之後  才有解的% ]) k! B- v8 Z% |  Z8 ?
只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段$ X9 C+ Y5 {& P# f* y
想了解的是比較詳細的佈局規則跟內容
* T3 T, T- r7 t" }& R例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題
1 X, l$ C5 L* R( z$ B8 S) G希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應" t) C1 v" E& |* k* l
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!
) ~  H. F- g0 p0 W* @7 P5 x, ^. ~& Q" [2 t
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)+ L' s4 u8 T1 c& K) d2 G
也有友站區分成:' t/ q* q/ k% u2 @

4 D. d' `- L8 i6 t2 Z8 @" wCircuit & Simulation
  R, h7 H* J. x. K4 KCircuit architecture / Composer / Simulation / Analysis & others related to circuit design! [5 w( v  O+ V

% w- ]4 W7 a$ \2 C# bLayout & Verification+ n' E5 b6 s8 A+ k, l+ z# A* A
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related9 s5 Q% K) @5 L% \0 y2 z( a4 E
2 y+ N% O1 Q" K* P
Language & Programming
2 V( ^6 d! M; Y5 Z& VVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
, y# O' \0 u' X) s9 s8 E* d: o1 @
General Topics
  Z9 i8 @4 i+ G# W5 p3 M) RRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
& [5 I3 S% @! o- h4 ~

3 ^; ?5 v: D. d7 E2 K長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
9 Y4 g/ _% y1 U6 `& m像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
4 }. w$ a" g$ ^; W. r1 B小妹希望能徹底了解除錯訊息 所要表達的意思!: u  x; a/ h# ]8 U! L* F/ Y8 r0 R
而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!4 n* H( q6 r* P& Q' H& W
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
0 X9 A0 X: h$ `& D4 [5 U2 q! D但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!9 I2 p$ }1 S- H- O" M$ M. X7 r  l
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
4 M2 c( z5 n4 t相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
/ o' p9 D/ K/ j& a, y, ^對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
" J) k# e1 |8 I: j( {像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
( g; W5 b7 Y# Y1 y, U: K: d+ \% {1 s
+ e- U1 [  T$ D" X# L
關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
( d0 d8 @1 M4 y: p因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,8 z: a6 }  t& K: A" q
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
- ]% V6 P+ v7 b4 m7 ~: y! G6 m7 q: t; T! Q8 v
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
, N7 E2 l2 z/ I; }% `7 O  r0 v4 S8 H  Z: ^$ i3 Y. I5 X" s. d- i
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)6 J: e( I, }7 g* |9 p
1 [& c/ a) a- v4 a) ?
LAYOUT
9 z+ }( z3 {; h: d9 D+ {: H最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
( N) \% g$ \% Z5 i" C* Rex:; N4 i' ?7 a. p# V8 b9 p

+ T) r# r7 V1 |layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
  }  K3 J2 D7 O2 d; f/ i# L在netlist 的top cell看到的1 B# S: K8 b, B; z6 h7 l; d7 L8 ]
.subckt topcell A B C VDD VSS clock) r3 o! y, l. d4 F
( M5 P( e& U# S3 M5 n$ V
以上應該相符合+ p- O. V5 H) p( ?

% u) y" w0 u8 c# l如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
) [* `' D' k* |9 r' `) {; r7 M===========================================
9 m+ Z2 X% v' R% n" F( ?port對了後先解short問題,vdd&vss有short這就不用玩了$ b9 a  J5 s* L9 ^
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@* E5 e8 D# Y) F+ l; c2 B4 }) {

& K* t" V# i* t" H- b再者看有沒有soft connect
$ `) C4 v7 |/ c3 s; d0 Y# ^7 ^* A這個部份在有多組電源名稱時會發生
) x0 D  p5 k$ B6 d1 ]ex : DVDD DVSS for 數位! l4 e/ K# W7 L/ n0 M6 @; O
      AVDD AVSS for 類比3 |9 n" t3 y4 T4 c: s' Q
      VDD33 VSS33 for IO ring使用
. C& u3 D6 e% M  A# b$ V
- k) f' |' b. }正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形9 e. T/ E& w/ E3 @. W# j
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。: X! x1 x: ]. ^+ l# i4 T
==================================================- d) c6 Z" v/ U) R, Q
其他一些比較平常的狀況
6 V; T- e% ^1 \4 u. vlayout 上2條net對上 netlist上面的1條net
+ E, R! w- z, Q- g' H===>通常是open掉了
9 z, e5 t* k3 n% W+ Q7 Z) g, elayout 上一條net對上 netlist上的2條net
* g+ V. d' s2 p( _# @6 n===>應該是short到了5 L# D: Z' m6 Y* |  ^( w

& k3 f" K6 [. e# m2對2 互換的線4 c& U* W" |) P7 P2 A2 W6 t$ B
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
5 w9 H- N9 P# w2 l! X4 u這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
! q8 D9 y6 z& I: Q這個好像在cmd 有選項可以調整的4 |( ~; E  h$ ~1 z5 G
==================================================
% C  ~+ |1 _$ H. y  A! k2 ~; G+ n$ h有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?" N  \$ l9 P0 I( J$ V
是覺得煩還是看不懂?. d- @8 F3 F& d) Y9 I
像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
9 p+ h2 ?" ]; s0 g' Q; {0 V因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
( X$ `- {3 H* Z6 b  g0 j9 T==================================================& J9 p4 K/ N5 h3 S* P
; R! C/ P1 h- B# Z6 X0 K) f  T! E
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
: m3 d5 l2 g% X' a( Y希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!- \4 S6 `/ t7 ~$ T: `
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
# R/ l" }1 g$ {& z6 @" |! L& M/ J2 L# N, t5 {  u& h$ \
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
1 e1 j6 l5 C9 U' A, ~; ?6 z還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂* [  a6 s8 o- i2 w3 Q
command file內容吧 ?
, i9 L/ ?' q  o- B' n" _我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^, X3 y8 ~( R" T# S) U5 f  A
目前暫時還沒找到呢!5 K$ f$ Y: H- T
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。) Y, R5 z- U4 d  k& G
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
* @6 F3 n8 N4 W) Y1 X; S" }5 D0 u$ I' N
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,5 j9 Q3 g7 p: T6 K
只是一些指令的不同。
% T3 v# J2 J  i# i" z1 N5 |" K! A, j; ^7 u3 L& k$ u, d% K* F% L8 S$ u
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...5 Z. N8 a/ B5 q" s6 V+ c4 w  }* W
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
# f$ _- }( }+ D! A& p, D% J9 P9 y在未來竟然會被拋棄,那倒不如不要學。3 S- c1 |! H" _) K8 }; x
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業3 Z5 J# l% C2 i" w- y
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。
- M9 V* b& P0 k9 d2 N那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是( I+ _" B6 v. i: O$ Q5 @2 K. |) L
LAYOUT在畫不同類型的電路時+ \: u' O5 [+ |& z4 t  o4 s
佈局的方法是否會有所不同?
. Y/ I( A0 b: H* N" o/ i# R, H1 K  {4 C) c; d
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
8 O# a0 }6 ]+ M7 a9 P, S2 [但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
# C3 R0 }- N" {4 R1 l5 N$ _( v7 s給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
% ?' J3 o. J# S& @4 i; B! G' C6 W2 c像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外2 g/ i' x* L! j# d" p( K3 i
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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