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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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27#
發表於 2020-8-13 22:54:56 | 只看該作者
還在學習製程的資訊0 X% ?# l$ a% [2 y
ic layout是艱深的領域阿
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26#
發表於 2014-9-22 22:23:33 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。++++1
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25#
發表於 2012-4-17 10:08:06 | 只看該作者
OOXX.......................................
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24#
發表於 2012-4-17 10:07:53 | 只看該作者
回復 11# 君婷
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23#
發表於 2009-12-17 12:54:47 | 只看該作者
還在學習製程的資訊9 H5 a0 j, S( z3 u
ic layout是艱深的領域阿
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22#
發表於 2009-9-3 09:14:20 | 只看該作者
我想知道ㄧ些tools的使用技巧和方法0 C; _7 m. w' ~% j. [
因為每ㄧ家公司的要求和做法都不ㄧ樣
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21#
發表於 2009-4-28 16:42:27 | 只看該作者
我layout的速度還是很慢0.05 z5 m; l( t) I& Y+ H
希望能知道更多比較快的方法
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外' L1 K  u; E  Y: p6 j* K' z
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
" q9 P0 R4 f% ^3 A! Y+ t: b像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是# M- W$ r! i2 B8 `! @* w) u  E
LAYOUT在畫不同類型的電路時" \* g0 }8 Z" k6 Q' Q) C
佈局的方法是否會有所不同?3 b) a9 c9 ]6 d3 c0 C+ p( B

0 X" E" _- C9 h* I" b3 q還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
6 w7 A2 ]! b% f% n但是我們這些很少看LAYOUT的RD 就會被一大堆顏色  [# i2 O. }1 v7 m. ]+ c9 @1 d
給迷惑住.
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
9 e8 i4 c& [- d在未來竟然會被拋棄,那倒不如不要學。
0 G8 H- K/ N8 y: i因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
0 L$ l5 u! Y7 x: L" ~找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。& F$ u, A' W4 B0 }% W% i- D' E
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
8 [7 n1 A1 b+ N% S7 [1 y$ c5 l這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
, W0 Y% Q5 K2 H5 e% P+ P
& _) l* w$ N* B/ t8 I各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
/ d0 j( C0 J3 c1 l2 T只是一些指令的不同。
  U% w- d, ~, N# D. W/ \  c% U2 H- ^" ~
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...! j; N. K; J9 Y, T4 y+ t, H
所以這個部份主要是查指令的工具書看他的寫法吧。
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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!& j$ g$ r7 R- M9 M/ j) ~( c7 P
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
* P, i+ M! `/ [
! M2 Y, ~- x4 v0 o" Q4 w* h但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...+ `5 I  K: x/ \! A$ U/ a+ `
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂
' `3 h4 w( b( z- Q- S5 u; W0 Tcommand file內容吧 ?! i0 m5 }# h+ m9 m3 U9 r$ B7 G
我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
- e/ l% @9 }% [1 r目前暫時還沒找到呢!8 U, d& I' U8 ~/ _4 U
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
' r+ o- p8 J! ~1 Q7 R# l4 m對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
! O. h: |& }2 v* m. A5 U$ R. j) m像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

* K8 H  F1 S1 N6 k+ q! Q7 Y
) h0 L* t. n4 a% p& j& N關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準# ^& u3 k( M. B/ T5 p4 B* l6 v
因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,3 q" p7 [3 |  S# Z
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
( U1 ~$ g( y2 F: A4 t: K# ^! I0 q' o4 m; w0 c
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。, s& M; w, Q; ^9 Q6 r

/ T1 w- J2 f2 hLVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
& D- B: v3 O/ h) i! y) o5 X2 q3 e5 B( H5 N; s  f
LAYOUT * o0 C, }5 e) e$ W' J! |! s
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
* |( \% _" h) V! `0 z9 ?7 N" rex:/ Y* I0 `! d* Q+ ^9 W% |* I

$ l) o3 g  H; _7 D3 ?; Alayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
& U/ r& _" P; q0 w$ F2 B3 _( q6 R) ~在netlist 的top cell看到的
( M$ W8 h7 o' ]3 R+ L$ M5 ?.subckt topcell A B C VDD VSS clock
3 B: W4 X+ r. A# c
. f5 C8 s0 r3 @7 Z4 _/ @' R/ x以上應該相符合7 k& u' m' Z' A& j- U* B
: D. k2 v- s0 K( ~: R8 v) m
如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
. J) P1 ^- Y. y4 t! t===========================================
- h: a- _% a$ H# M4 r. b. rport對了後先解short問題,vdd&vss有short這就不用玩了
; g8 q4 N, ]: m- H6 O這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@, @: j, b1 f5 x+ I' r- k
# T. r/ r/ |$ c& Z) S- P
再者看有沒有soft connect
/ Z* p* B; i/ r4 C( ~, f這個部份在有多組電源名稱時會發生
) J8 R9 F& e5 ]. _- s  U( Iex : DVDD DVSS for 數位
- I( k6 `2 e2 m8 k      AVDD AVSS for 類比+ e, t! r- `0 C
      VDD33 VSS33 for IO ring使用
% ^, {" Y5 C/ M- A: }) C5 p$ T
+ D' J' ~) e$ {* W: h1 J正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形
2 u1 B/ L, Q0 }5 W, a/ D, F" L; [現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。  q/ T( ?5 ~9 _8 ^
==================================================
5 u* Q0 u% ^9 B1 U- \0 b其他一些比較平常的狀況
5 F9 H( {' l& \8 B& }) L: slayout 上2條net對上 netlist上面的1條net/ r) \1 }6 D( P4 s/ [3 _3 k
===>通常是open掉了; r! E( @: j7 \4 E% [1 P8 m
layout 上一條net對上 netlist上的2條net $ X! h' ]) s3 Y# o) K5 E4 t
===>應該是short到了
7 T9 K! C% q2 I5 G5 V8 |) H1 e- t$ a' J( U( K# c2 {) x
2對2 互換的線
7 |/ A- M, K1 l- l3 ^你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到  B* X9 Y$ M0 @( c
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
3 w& y/ q3 }5 p) \這個好像在cmd 有選項可以調整的
, s$ g5 L! a) X6 e: K4 j7 o- Y==================================================9 G2 n3 P; N+ u: C
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?9 k. @7 \, v; K$ c9 w  V3 B6 u4 O
是覺得煩還是看不懂?
& w/ F% b2 n4 j- k1 [像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
- e2 K1 p9 h: n5 e! k- e5 Q" o4 H因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
$ L$ _4 n: X1 U% |; [2 d==================================================, _' Y6 b7 i# Q) ~9 `
6 o/ L/ t. u8 e( R) P3 y
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
" j) T. A+ Q: {; U希望對大家有的助益。

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chip123 + 3 你的經驗就是知識的來源!

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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
, {) i! ~5 n7 E* s0 W像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。5 x! r  c1 d, M! l. v
小妹希望能徹底了解除錯訊息 所要表達的意思!
: t! \+ Q4 h( V3 L+ D9 a而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
+ N, W8 m3 n4 a4 p如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!3 I* v2 g% x4 K3 D% E
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
) U4 N, K; l7 s* u# c5 e- s小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^( U* g- C: N$ k3 j! ^: t1 w$ [
相信能讓初學者除錯能力升上許多  是吧^^

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參與人數 1Chipcoin +3 收起 理由
chip123 + 3 勇於求知!多問多看囉!

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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!" H* ?, }7 J9 G' H
! ~% W' v1 h, S, l4 L
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)! D; c- H% q7 Z3 f
也有友站區分成:
7 F2 u7 z& k% _7 G) Y) [) L6 h8 L; C, S
Circuit & Simulation
  I3 a) }' H8 P6 [# FCircuit architecture / Composer / Simulation / Analysis & others related to circuit design. H9 c$ e4 T$ A

- Y9 J% ]/ Y8 c$ V2 @! b/ ALayout & Verification
$ ^  H0 ~3 [# w; O7 L6 G; i. }Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
) [) ~( [/ U+ D, X/ j- q, S) l5 W' v  S2 o5 ]+ j
Language & Programming8 _5 b8 y) \# Z3 o3 g
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.1 I9 o2 B, G- r2 G4 n2 ]
' q* {2 t+ Q  h6 u
General Topics' V, H+ M1 K1 _& p' ^
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
6 U* n8 ^8 ?# F
& f  ~6 s, {9 l/ t
長知識靠大家!大家以為如何?
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應/ K; n' t. P, V$ m! g6 V, F5 c
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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