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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:- J4 m0 q/ b8 z/ }9 s0 q0 M
        建立扎實的技術吧!!& o. a5 [- u) |- D
        提供兩個網站有很多資料!!
3 Y! R$ R# S: s2 b        2 D3 |+ r, D9 u* `7 w
http://www.opencores.org/
  j( q# t& J' M0 ~% _' yhttp://www.veripool.com/cadlist.html, f8 j/ K" A' z4 Q" K
! t, _2 a/ o1 |- P  k& o6 M
    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎3 M/ n$ ]! u: O  B
聽說真正先進製程的公司
: K' O& }, M6 `9 l! c! q或是做CPU的大公司
: p2 Z; E% [! D7 \- }都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章! `- `0 O; u9 J& x! r9 V9 Z& g9 `
像類比IC  有許多的 layout 技巧
4 Z4 _; _4 X; t8 m4 s大部分都是  發生問題之後  才有解的
  M8 |5 a) h" X5 w只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段3 m# i  m; F7 C3 X  Z- i
想了解的是比較詳細的佈局規則跟內容& _/ O  I. ~2 [* V
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題
+ Q% n  j4 H0 }; O: d希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應3 V. E  d% S7 y# w1 ^8 ^
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!5 v7 }" h; K- C6 _& ?6 x

" X/ }  d! Y1 b- _$ w先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)
, X4 W. }# F# I7 |' [5 Q也有友站區分成:
/ h+ ?6 u4 S4 S0 y( Y( S
: Y/ ?3 d9 X. j/ h) hCircuit & Simulation
1 r6 ]% y$ P8 G7 P3 J% DCircuit architecture / Composer / Simulation / Analysis & others related to circuit design4 x. x$ w0 Q: n$ o1 b, |

5 ?* V/ h, ^$ ?: ]Layout & Verification/ t% L& I  A& F* H1 f3 Y6 Q
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related' x& s. \" K. i% m
( a$ G9 i" o8 T$ E0 S" U( e* d: m9 Y
Language & Programming
; j3 A4 {8 [- }0 ^VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
$ K$ }. R- v: i" I" n7 Y
! L( b2 ^+ g5 G5 ~% ]5 P: BGeneral Topics4 j0 g2 B1 Z( Y0 ~0 [. J& I
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.

  \  ^" `0 {0 b; H4 y' V# I# J
5 j& V; g% v/ M5 t: P1 }' Y1 Y長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
9 g8 a" }7 x7 t像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。2 i* s# F. n0 `4 J
小妹希望能徹底了解除錯訊息 所要表達的意思!
3 Q+ P% u- N: G/ ^2 P而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!) }, p+ W7 [8 u* E
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!. I6 A8 E# b' F
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
: I& ?1 e$ q: V4 m小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^2 i4 W$ ^4 ^2 n% l0 J. S' p! j
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表 2 a! F# @. X* A# B
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
9 F4 ~* C$ _5 f* F0 y2 @像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
, }  a+ ~- d! y" Q, |' M

# `9 P6 y6 B: c) ?/ ^* |關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
3 O; ^" k) n' B5 J* n5 O因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,6 L% E- l: A5 D3 a
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
+ l# L% X" f: O4 u( E; P1 X, Y( b; P/ |! @% A8 {2 x& {
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
6 o; n% m6 N8 O3 D( n: N, @; T2 m. P, x8 u) a- E
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
9 ~& \' d3 B: W' t1 ~! E2 y3 G. F4 i2 U6 {! K
LAYOUT 2 m- R: |" a9 t# c& n/ P2 S# s# i9 L
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
8 l& x2 N' e& V, i0 U$ M  ?1 Vex:
8 E) r" o) U+ M& `
( R( L: Z  m# w) Llayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
' {5 p5 @& e5 D, S在netlist 的top cell看到的- h5 s' V7 d. z, _* B
.subckt topcell A B C VDD VSS clock" C1 u1 o4 M* X5 X
+ o) p9 C0 K" x5 O5 T
以上應該相符合1 @& ]  H; z% _

& w' _+ ?* e6 y7 e' z如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
" e8 s! e. w' M===========================================5 W& p  q4 P1 o5 X. w& V
port對了後先解short問題,vdd&vss有short這就不用玩了
9 P* ^. q8 {1 `. N這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@8 C0 s8 L8 d! B% {) e  _( B% C; E

' }$ @2 P* F3 X0 R再者看有沒有soft connect  b) c7 [! T5 o- g. w
這個部份在有多組電源名稱時會發生) w" ]# K" J; z  N; S; d
ex : DVDD DVSS for 數位
5 i8 \2 V$ j( B# m4 C$ ^; \      AVDD AVSS for 類比
/ k& L# {( [2 [6 i/ [' S      VDD33 VSS33 for IO ring使用
# N% W3 g2 W9 ^& U; A
) L$ z3 i+ h% f' a1 O- {( d# \& h正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形7 ~) K' e  b4 D3 v, Q
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。7 u" u+ K5 S) P6 m- V* h$ H, ^
==================================================2 T+ F$ G8 @6 U1 t; ^1 s& y# Y0 A
其他一些比較平常的狀況6 a; B: C0 C: D' L+ w  t
layout 上2條net對上 netlist上面的1條net
7 _! G! \$ K( D# P===>通常是open掉了
( ?* o+ z$ T6 i) k  R  Dlayout 上一條net對上 netlist上的2條net ! H" r& A0 i7 [* ^% l  Z2 y
===>應該是short到了
; S0 T6 G7 @' E3 W' e$ }3 q! c+ e0 `2 k8 c8 V( t
2對2 互換的線
$ ^, @' E" F5 {# W% n你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
6 Z' u7 C0 e( e) [& n/ M- V. T這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。; B6 L: z' X: V. N* K5 J
這個好像在cmd 有選項可以調整的9 B+ g/ A+ l* f1 r1 E! ~0 ]
==================================================
# S& e3 Q' x( f: b' ]2 o有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?
; x/ W9 i' |! D. w是覺得煩還是看不懂?
4 W" [7 x0 Y- K" y像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
& @4 o. ^7 F: c2 ^. H因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
; a9 q, ?4 j+ m, C, z; D==================================================
; ^3 A- w2 ^. ]  `3 Q3 p6 u9 A! c. M: A  J+ c0 r
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達/ g6 O5 I/ A* {: L2 |3 ^
希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
- Z3 ^  N! E7 |3 o, M  C+ B小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
5 Q% A% V6 a, G7 o, T
! Q9 o" Q3 a( g) M+ T但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
2 W( Z$ U2 J( @$ t, t還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂8 y, X5 Q7 [; ?/ ]# L
command file內容吧 ?" V& I1 N6 p+ C# D5 u1 c( u, P
我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
% g3 l; V+ b1 `# J/ G目前暫時還沒找到呢!# g) r9 V; a8 g* J. R9 r! I1 n) @
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
4 j3 @; T6 d2 T, I  A這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。9 ~: @/ B" H; j7 j- r  B1 @

! j, X0 t* `- p9 E/ u" Y& [; E各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
1 O# T5 ]+ P' K7 \只是一些指令的不同。
* c/ M. Z  o, N% _' Q. s- z4 r  O5 x# J( J4 t9 V+ y# T
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...) u4 [: g% l& i
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西+ z+ F# T1 P5 T9 F* D+ R
在未來竟然會被拋棄,那倒不如不要學。; \; A! v& j( O/ r9 q. g
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
/ S+ @( ]- D  v; H9 U找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。3 M, _. W7 _- h* i
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是# w- n/ `, l1 s( I, n: a, w: |0 T
LAYOUT在畫不同類型的電路時2 O7 o( ?/ l7 g8 c7 {
佈局的方法是否會有所不同?
  v8 ~8 K! S) h6 I( l
# \# N) U& m6 D5 Z4 W! {還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
. }9 g- C- W/ q1 n) D! {* x( j* H但是我們這些很少看LAYOUT的RD 就會被一大堆顏色. \) N0 V' F; ]
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
- \1 p4 F2 O" j4 x2 Q; D3 T0 X0 T像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外0 e; K2 _* }; D( J% A6 Q
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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