verilog 觸發問題

peliuya

今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。
( I6 W7 ^9 ?. P+ C. v! ?& {
: ]- s+ s: z- c9 e& u正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
, R0 n4 `& Y  Q
6 S. {* t9 K3 o3 ?! `) ~0 Csys_signal 此訊號為  60 Hz , Duty ratio 為 50 ％ 的方波

請問應該如何撰寫此段程式？

nesty.tseng

always @(posedge CLK_50M or negedge PORB)
: ?- Z1 {% o1 K5 z8 e- d2 w' M" l) D  Ubegin
$ S4 X6 z. |, D# g  if(!PORB)
* Y1 p. ~7 j% _    sys_signal_d1 <= #1 1b'0;
  else
3 ]) @6 y  A* r    sys_signal_d1 <= #1 sys_signal;
end
2 L7 W* `" e- N1 `2 S& `% [  v
5 b* h0 p# x7 G" q3 Sassign sys_signal_pul = sys_signal & ! sys_signal_d1;

# W# \* Y, C/ `- nalways @(posedge sys_signal or negedge sys_signal_pul)
begin
/ ^- l) ?1 R# G$ I; X$ R2 \  if(!sys_signal_pul)
    rst_B1 <= #1 1'b0;
( n7 C3 o# Z- N  {  else
! u) \7 q9 F* z7 G  n: z5 _    rst_B1 <= #1 1'b1;
" }* L+ l* ^/ B1 g! K6 |3 mend