VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
: v( h! n. x7 C4 S原代码如下

1. 
   
2. 
   ! b" S2 y: q* n8 b5 y9 Y/ y9 r" `) K
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   / w( N- g: T) D1 v
5. begin  
   5 L: ?" }+ a2 O: o: T
6.   if CLR = '1' then
   
7.    count <= 0;
   8 K  o" g$ i1 Y" Q' T
8.    change := 0;
   
9.   else
   4 q* F/ \: L/ l" k* r. h
10.    change := 0;
    , H8 h  u3 a) T* q. @& C8 P
11.    if WR_PTR'event then
    
12.     change := 1;
    
13.    end if;
    & H* Z8 V* L' q6 _& ?  s: x. e1 w
14.    if RD_PTR'event then
    
15.     change := change - 1;
    
16.    end if;
    
17.    count <= count + change;
    - N+ C2 s3 F9 _( ]9 [  R
18.   end if;
    " U5 M" e3 e5 V- A; h
19. end process;

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不知道改为Verilog该怎么写红色部分。
3 A& X: F3 @; \* d9 T' O' r9 Y我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

qian15

1. ------------------------------------------------------------------------------------
   " @3 U6 l% s7 p, _0 o
2. library IEEE;
   - U! l$ q' }" v  l
3. use IEEE.std_logic_1164.all;
   & e* \9 G: ?( B/ y4 h
4. entity fifo is
   
5.         generic (
   % p' z) H: C! s9 y
6.                 depth : positive := 16
   
7.                 );       
   ! v: M+ A0 r& V+ Z2 o
8.         port(
   ' Q' n2 J2 z. M8 f8 l
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    4 d8 H4 i7 t9 j0 b- P3 x! S
11.                 WE    : in  std_logic;
    ; q4 b- p  m5 Y: L
12.                 RCLK  : in  std_logic;
    * W' q$ V: \( o7 N
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
    * w/ J" o; A# i
16.                 FULL  : out std_logic;
      a: U! H( l& }& X6 h$ h7 r; F
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    ( O' C* G. L; J; I! m7 Y% h5 r
19. end entity;
    : q. w: n  ^& D5 e8 _
20. library IEEE;
    1 U% `: A$ u4 i" r! i8 i( s8 f' H
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    9 V* h/ V8 U9 b" I6 a7 i& O# @1 {
23.         constant fmax : positive := depth-1;       
    & w  ?# }; u9 q
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    9 V7 H* O/ n" F
25.         signal fifo_array : fifo_array_type;
    1 ~- e4 ]5 G8 W; \
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
    ' v7 r3 J2 O: [5 c9 D/ T8 P
28.         signal count  : INTEGER range 0 to depth;
    * _2 s2 V4 P9 o: ]$ P: D$ t
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
      h9 x" S# }) t! m5 s+ R/ }
31.                 variable change : integer;               
    
32.         begin  
    
33.                 if CLR = '1' then
    
34.                         count <= 0;
    " x, h) a' [  O: X! c5 m9 S, Z
35.                         change := 0;
    5 X& u: s: t$ ^' \5 H. |, v5 R7 t" C
36.                 else
    5 W  O' Z7 T& r4 M( l
37.                         change := 0;
    
38.                         if WR_PTR'event then
    
39.                                 change := 1;
    
40.                         end if;
    ) L0 S* O, U+ R0 E% w
41.                         if RD_PTR'event then
    , w, m0 `% u: Q1 _% k  l$ h4 ]
42.                                 change := change - 1;
    % J' W. f. `9 D& w; S: U
43.                         end if;
    , M! @& d( p. L0 [
44.                         count <= count + change;
    % B# D5 s4 f& L  W
45.                 end if;
    ' Q& B( _0 B0 @, @6 c
46.         end process;       
    
47.         STATUS: process(count)
      t8 U, q7 H0 u" K
48.         begin  
    2 D/ I* m( s; f  ?4 E
49.                 if count=0 then
    
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    
54.                         EMPTY  <= '0';
    1 Z5 r! B* _! W+ e" Q
55.                 else       
    
56.                         FULL   <= '0';
    8 X, R! X3 s* \' L& d
57.                         EMPTY  <= '0';
    , |% `' O% f* Z! x6 c  Y; e
58.                 end if;                       
    + G. M" e8 B( v' a3 f$ K3 k
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   
2.         begin
   - h. x8 @& {: R$ F7 `' G5 }
3.                 if CLR = '1' then
   
4.                         for INDEX in fmax downto 0 loop
   . m5 U# g, a& ^
5.                                 fifo_array(INDEX) <= (others => '0');
   
6.                         end loop;
   % {( \$ B$ g' [' O  W
7.                         WR_PTR <= 0;
   " d# Y1 `2 P  M, [5 S& @
8.                 elsif rising_edge(WCLK) then
   ( w* m( E7 z; m8 B" Z  j+ w
9.                         if WE = '1' and count<depth then
   
10.                                 fifo_array(WR_PTR) <= DATA;
    . Q: V# |9 n% \1 M3 O0 n/ w
11.                                 -- move pointer
    
12.                                 if WR_PTR=fmax then
    6 g5 G! f" R2 G5 @3 x! K. H
13.                                         WR_PTR <= 0;
    
14.                                 else WR_PTR <= WR_PTR + 1;
    
15.                                 end if;
    : u  ]" `9 x1 |4 P% \8 X
16.                         end if;
    
17.                 end if;
    2 P9 B% _0 P# _# e6 h: Q# U. H6 k; w
18.         end process;
    
19.         FREAD: process (CLR, RCLK)
    ) C# y4 O5 @+ d  y& s( U
20.         begin
    . w# m+ n5 h5 i0 D
21.                 if CLR = '1' then
    " [3 d5 ?- p: n% T
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    ' J6 w$ c) u% d! N- ]
27.                                 if RD_PTR=fmax then
    
28.                                         RD_PTR <= 0;
    . c+ m9 G0 D" B  g$ D
29.                                 else RD_PTR <= RD_PTR + 1;
    ! c7 P/ S5 q4 z2 H# J# l, P
30.                                 end if;
    5 `2 G7 T) x7 Q- M( r" W: }/ U. |
31.                         end if;
    - B* |/ |: R. y$ w, P: t/ j
32.                 end if;
    - E, F3 a) z+ @, M1 i4 f7 C
33.         end process;
    2 Y3 H  _! T1 d& I: M1 h* M
34. end architecture;

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