VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
原代码如下

1. 
   
2. 
   6 g9 C3 J) J- g% ^- f
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   
5. begin  
   % w4 T9 c* t5 Q' z4 T" j
6.   if CLR = '1' then
   / q* p% s, W( o4 Z
7.    count <= 0;
   
8.    change := 0;
   
9.   else
   9 L  h% G* P7 u. V
10.    change := 0;
    # A1 ]4 G. H% v4 ]4 {6 k5 o2 z
11.    if WR_PTR'event then
    
12.     change := 1;
    / N  q$ F' l: L0 _+ z" P% {# `
13.    end if;
    * O* p( t8 g/ g% [% ^3 c7 R, ]
14.    if RD_PTR'event then
    0 I/ L/ ~# a  e
15.     change := change - 1;
    
16.    end if;
      M7 O9 T6 c  F* o- _
17.    count <= count + change;
    
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
1 H6 U. J5 C' a8 _但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
, D( T) ~( D! J6 n+ d% K2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
$ s% f% X1 M* b" q3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   1 g. }0 H9 z  D5 v( ^7 I) L
2. library IEEE;
   9 ?9 A1 y! h3 \5 y
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   
5.         generic (
   & {: ]' o5 {. E9 m* k. c8 l
6.                 depth : positive := 16
   
7.                 );       
   
8.         port(
   
9.                 CLR   : in  std_logic;
   * X3 P9 E, i4 F% d' k
10.                 WCLK  : in  std_logic;
    
11.                 WE    : in  std_logic;
    ' A9 D6 {  K- y" r
12.                 RCLK  : in  std_logic;
    7 n7 b( }; \3 {- O
13.                 RE    : in  std_logic;
    ) f% P  i1 [2 l* g
14.                 DATA  : in  std_logic_vector(7 downto 0);
    ( A+ w$ r! T7 H1 R
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    + Y1 n" C( F5 L* j% @8 d$ g
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    
19. end entity;
    4 ]) g  {- j0 u
20. library IEEE;
    
21. use IEEE.std_logic_unsigned.all;
    9 u" t$ e9 t+ Z' C8 ^
22. architecture behavior of fifo is
    + ?1 m7 ?) K( L+ F5 L( s, i7 ]
23.         constant fmax : positive := depth-1;       
    ' X/ n7 w: g0 H- J0 z* a0 c* t
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    
25.         signal fifo_array : fifo_array_type;
    : e2 w# V9 ~) w6 ?
26.         signal WR_PTR : INTEGER range 0 to fmax;
    7 V. x) ]+ x7 X5 @' J. A1 i
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    ( q' [) D: F' V* y# Z" G, H
31.                 variable change : integer;               
    
32.         begin  
    ; x; c; f4 j9 y7 s/ t* n% K5 F
33.                 if CLR = '1' then
    
34.                         count <= 0;
    
35.                         change := 0;
    
36.                 else
    
37.                         change := 0;
    
38.                         if WR_PTR'event then
    ' C, t9 D$ X. n4 _
39.                                 change := 1;
    
40.                         end if;
    
41.                         if RD_PTR'event then
    * p; N4 |' i. c/ Y( K0 M6 u' S* K
42.                                 change := change - 1;
    6 U& e' I: u5 i2 @9 o/ R
43.                         end if;
    
44.                         count <= count + change;
    
45.                 end if;
    
46.         end process;       
    ! I& N( @8 L0 Y0 J& p
47.         STATUS: process(count)
    * |$ @! z- g0 c' S' G$ G5 y9 U
48.         begin  
    4 `; O* z. j* S4 j3 g
49.                 if count=0 then
    5 Q! |5 I+ i  e! [7 A
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    
52.                 elsif count=depth  then
    : D: o/ L- H5 x' R2 K
53.                         FULL   <= '1';
    ) T' Z0 K$ y3 c0 Q1 a
54.                         EMPTY  <= '0';
    % }1 P6 [/ q6 n
55.                 else       
    
56.                         FULL   <= '0';
    
57.                         EMPTY  <= '0';
    8 h0 T' E! j% u$ h+ @
58.                 end if;                       
    
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   1 n9 L) w$ n6 z6 Z+ Z
2.         begin
   0 L( u7 l& J* E+ p" a
3.                 if CLR = '1' then
   ( `! o2 o$ [2 o4 X: P/ L
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   0 o! q; |! C; y1 J. X" V
6.                         end loop;
   1 |7 M, y2 a* T. I0 [
7.                         WR_PTR <= 0;
   7 R* y0 A2 D+ S. ~! p1 b
8.                 elsif rising_edge(WCLK) then
   
9.                         if WE = '1' and count<depth then
   6 x5 M& O9 ~' N; p( G. q: t
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
    
12.                                 if WR_PTR=fmax then
    
13.                                         WR_PTR <= 0;
    
14.                                 else WR_PTR <= WR_PTR + 1;
    
15.                                 end if;
    
16.                         end if;
    
17.                 end if;
    
18.         end process;
    
19.         FREAD: process (CLR, RCLK)
    1 V$ x, N, P! |* c5 M! {
20.         begin
    
21.                 if CLR = '1' then
    
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    / Z% V) g+ E/ e- G) _/ H2 t
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    & R7 }8 g+ i7 `, z. \6 N  ?% M
28.                                         RD_PTR <= 0;
    1 s. Q, O% x: {( w* R4 _$ H
29.                                 else RD_PTR <= RD_PTR + 1;
    
30.                                 end if;
    
31.                         end if;
    
32.                 end if;
    2 T# Y) Z  \' \: n* n, G
33.         end process;
    
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用