VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
. X& w6 C1 w' g原代码如下

1. 
   1 e+ }0 y; \  j6 _
2. 
   " M- ~4 y" C! S* F4 V/ O8 A0 h8 K/ K( ?
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   
5. begin  
   & r0 F, Z! T8 Y" v; F% }
6.   if CLR = '1' then
   0 F! ?/ N. g" I# Y& A7 h
7.    count <= 0;
   
8.    change := 0;
   
9.   else
   
10.    change := 0;
    
11.    if WR_PTR'event then
    
12.     change := 1;
    7 ~4 c4 C7 D4 P! S! t3 x
13.    end if;
    ! G  l8 Q6 Q1 \5 p
14.    if RD_PTR'event then
    
15.     change := change - 1;
    
16.    end if;
    $ \6 E4 A- R) ]1 B; M. D2 w: F1 z
17.    count <= count + change;
    
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
8 W: K6 I4 Q  E# b我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   
2. library IEEE;
   
3. use IEEE.std_logic_1164.all;
   ! C$ h4 r/ u- J# o
4. entity fifo is
   ! ?; |* Q) B# _5 r
5.         generic (
   
6.                 depth : positive := 16
   
7.                 );       
   
8.         port(
   
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    + ~4 w; A5 ?! m/ F$ X
11.                 WE    : in  std_logic;
    $ l, n! M9 M, ?0 u- M
12.                 RCLK  : in  std_logic;
    + @5 x' D" h: w& T: R& b
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    1 {. |( C. D* f1 g" Z( n; {! A
19. end entity;
    
20. library IEEE;
    * i# ~% u( k. ~: C) y& w9 I/ C
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    : Z% C* V4 h; m0 H, l- c
23.         constant fmax : positive := depth-1;       
    8 ]2 A+ q0 C3 c$ ~# f' B# S6 i
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    7 E4 B6 B7 K0 O1 q
25.         signal fifo_array : fifo_array_type;
    
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    4 N; p7 {' I+ O
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    % i7 D" J% ~9 z! Q, p- c
31.                 variable change : integer;               
      i" J% o% j3 D' |- V. ^# a
32.         begin  
    ( V; m% g- W. @8 e/ Z  x0 J
33.                 if CLR = '1' then
    
34.                         count <= 0;
    # G/ u4 U. W0 z) @! y1 l4 w
35.                         change := 0;
    
36.                 else
    $ _1 q" P# V, \4 A* W6 O! }
37.                         change := 0;
    4 @( @+ O" J: k: I
38.                         if WR_PTR'event then
    ( [- |! s/ O' |
39.                                 change := 1;
    . \  M7 ^$ F* t; n9 S2 @
40.                         end if;
    
41.                         if RD_PTR'event then
    
42.                                 change := change - 1;
    
43.                         end if;
    
44.                         count <= count + change;
    
45.                 end if;
    
46.         end process;       
    
47.         STATUS: process(count)
    ) _* e! x8 P+ h$ O4 [3 v
48.         begin  
    ' V/ q9 z: E9 c5 u; {# V' x: v- ?0 `
49.                 if count=0 then
    0 v6 |0 s' n9 r3 x8 ]9 ]. G
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    : o( O0 l# W. H; {( O* J1 T) \
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    
54.                         EMPTY  <= '0';
    
55.                 else       
    ' Z6 r) ?2 {; }, o
56.                         FULL   <= '0';
    9 S) \, l- A8 l0 J  f
57.                         EMPTY  <= '0';
    ) g( }; A- W. B# I5 g9 [: J3 w$ E
58.                 end if;                       
    3 I4 D' x; Q# J' j$ g
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   
2.         begin
   
3.                 if CLR = '1' then
   * g1 D& k3 h8 H1 v9 ?
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   7 h  Z0 {1 n) P1 B% c: y
6.                         end loop;
   
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   ; j, c; b! s- h7 h, C7 }- `5 z
9.                         if WE = '1' and count<depth then
   
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
    & S* c& _. V1 X( I- q
12.                                 if WR_PTR=fmax then
    
13.                                         WR_PTR <= 0;
    : F6 I1 R* y# g
14.                                 else WR_PTR <= WR_PTR + 1;
    : c8 @4 x5 ]( v) n5 u' V
15.                                 end if;
    & [3 H6 y5 h1 q, }( t* W8 h
16.                         end if;
    
17.                 end if;
    & Q& R* J  }- ]" p  R$ `
18.         end process;
    
19.         FREAD: process (CLR, RCLK)
    6 e4 @# @- a+ {' w
20.         begin
    
21.                 if CLR = '1' then
    
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    % m% m1 h0 e% x7 ~- h& z6 J4 C, V
25.                                 Q <= fifo_array(RD_PTR);
    % }" o. H+ V, N; z$ n# N: u
26.                                 -- move pointer
    # |( V8 c! ^2 P
27.                                 if RD_PTR=fmax then
    
28.                                         RD_PTR <= 0;
    
29.                                 else RD_PTR <= RD_PTR + 1;
    ( d5 S5 E6 t) @# C  @! S  O
30.                                 end if;
    : }6 V. A1 m( j" f5 K4 z4 K3 `
31.                         end if;
    2 W% u* {4 _4 W* v- ~! }
32.                 end if;
    
33.         end process;
    & Q1 i* D# J$ A+ o- _& h
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用