VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
& n0 Y7 Z! Q2 }原代码如下

1. 
   
2. 
   
3. CNT: process(CLR, WR_PTR, RD_PTR)
   0 @  o+ q' B! c' i  A! _
4.   variable change : integer;  
   
5. begin  
   
6.   if CLR = '1' then
   
7.    count <= 0;
   ! [" @- h/ V* N, l' D2 G5 z
8.    change := 0;
   4 U: N! U1 r9 t( @' P4 f: A$ p
9.   else
   
10.    change := 0;
    
11.    if WR_PTR'event then
    
12.     change := 1;
    
13.    end if;
    
14.    if RD_PTR'event then
    4 C' Q+ h& B1 G7 x& W
15.     change := change - 1;
    3 i/ T8 V' V- |* L+ L
16.    end if;
    : m0 z/ \, j: U- Q
17.    count <= count + change;
      c, G! I7 y4 J" Y* p
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
, _. J/ H$ y$ ]) U0 t) H3 Y2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   4 R7 J! R4 H( E
2. library IEEE;
   * ]- N$ @/ w) M  {4 i2 ^
3. use IEEE.std_logic_1164.all;
   ! b- i! [; _1 ]3 K
4. entity fifo is
   
5.         generic (
   ) c% U2 R  `) O; ~# S2 m& Z
6.                 depth : positive := 16
   + s0 i: I' q2 g; d' d
7.                 );       
   9 L6 f5 l) Y6 G8 l
8.         port(
     L6 J2 |7 A- |. J1 O' `
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    & ^4 }9 n9 F3 ?; o( a
15.                 EMPTY : out std_logic;
    " d1 {7 \& j% p! k+ A0 M- S& \
16.                 FULL  : out std_logic;
    ; a7 `# I: t  l: v" [
17.                 Q     : out std_logic_vector(7 downto 0)
    % ?# W+ k: D( H! z
18.         );
    , i4 p% V5 O3 M2 k
19. end entity;
    
20. library IEEE;
    
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    
23.         constant fmax : positive := depth-1;       
    5 |! `# L8 g: E4 m2 [+ |
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    2 T! _0 B- z% s& ~* Y
25.         signal fifo_array : fifo_array_type;
    ) G7 R! i4 C3 L$ Z5 {% [' J: s
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
    1 _* C( X/ I- n* s6 n
28.         signal count  : INTEGER range 0 to depth;
    : `3 N  B. Y2 g4 A; Z% ^8 M" [' f
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    5 W) X5 t* }& A: w( ], a+ {
31.                 variable change : integer;               
    
32.         begin  
    7 }' Z  m3 g# e4 c) D; w
33.                 if CLR = '1' then
    
34.                         count <= 0;
    
35.                         change := 0;
    
36.                 else
    
37.                         change := 0;
    
38.                         if WR_PTR'event then
    ! F) M4 u3 c  n- S! F6 p
39.                                 change := 1;
    
40.                         end if;
    
41.                         if RD_PTR'event then
    
42.                                 change := change - 1;
      o9 E" l2 F2 R. S1 B& B6 u$ I
43.                         end if;
    
44.                         count <= count + change;
    ) {9 D4 L% R, p9 L
45.                 end if;
    / f- K2 P& s+ z+ Y' @, ^5 D
46.         end process;       
    
47.         STATUS: process(count)
    
48.         begin  
    & H$ C6 S. v$ b) m1 E" O9 c
49.                 if count=0 then
    ! W$ {6 C1 ~- @, F3 g
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    
52.                 elsif count=depth  then
      }' f/ ^+ q: Y, T. i; {; h
53.                         FULL   <= '1';
    
54.                         EMPTY  <= '0';
    ( z8 m5 t; Q  R7 m5 q* X& P
55.                 else       
    ! W/ c# ~( S/ U% Q5 O1 j
56.                         FULL   <= '0';
    2 p: V0 m" s6 j& W5 u# e
57.                         EMPTY  <= '0';
    
58.                 end if;                       
    2 c3 h" }5 m3 r) D4 d3 d
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   
2.         begin
   
3.                 if CLR = '1' then
   ) ]) k& I' K* c  L
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   5 j! n' s& O2 Q9 V9 @  f' k
6.                         end loop;
   ; U6 G# r# U' l& j6 ]3 S
7.                         WR_PTR <= 0;
   + L; `* M; b. X! j7 I6 Q; z
8.                 elsif rising_edge(WCLK) then
   
9.                         if WE = '1' and count<depth then
   - ^, J  v, A" B' g1 G
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
    $ f" N; T8 t1 m/ o% V3 C, w
12.                                 if WR_PTR=fmax then
    
13.                                         WR_PTR <= 0;
    ; {- `0 U0 P' l
14.                                 else WR_PTR <= WR_PTR + 1;
    - K" ~5 M: U2 k; s: A6 T! c
15.                                 end if;
    ( P3 O: `9 z2 O! l" V$ J* P
16.                         end if;
    
17.                 end if;
    , V5 D' @$ c9 @
18.         end process;
    # P+ o0 \9 V) @: g1 y2 Q
19.         FREAD: process (CLR, RCLK)
    . D' l3 o$ x6 G# V" h; U/ z
20.         begin
    
21.                 if CLR = '1' then
    & r) u* k- l, u! f8 H
22.                         RD_PTR <= 0;
    : G8 `0 N: h3 z& ?% {4 n
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    $ b) a2 m" y7 E) h5 R  I* B5 o
25.                                 Q <= fifo_array(RD_PTR);
    1 p- f2 W) b+ |+ ~( U0 P
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    
28.                                         RD_PTR <= 0;
    
29.                                 else RD_PTR <= RD_PTR + 1;
    4 K! G0 u* S; p1 f' Y1 m+ Q* s; y
30.                                 end if;
    
31.                         end if;
    ) k5 f7 P3 N! O9 G& G. _
32.                 end if;
    
33.         end process;
    , v6 D' n& ^! v4 R& I8 F$ Z
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用