VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
原代码如下

1. 
   
2. 
   * ]0 l: t& M  f" p; ?
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   ( h& o! W$ w' k
5. begin  
   
6.   if CLR = '1' then
   " d6 D) L# o, u3 g1 c" n
7.    count <= 0;
   8 d1 H' X8 ~  f& [. P5 y3 V; ]
8.    change := 0;
   
9.   else
   , U; P& k* k4 T1 u' J! A: ]
10.    change := 0;
    
11.    if WR_PTR'event then
    : G( x) r5 x- D4 {, t
12.     change := 1;
    6 B& {4 b# o2 L% P/ Q, f
13.    end if;
    
14.    if RD_PTR'event then
    / l3 I0 W/ s- Q9 k' q
15.     change := change - 1;
    3 L  G) `' f+ Z' `
16.    end if;
    ) y( A2 N' h1 m2 ^2 j0 @$ f
17.    count <= count + change;
    
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
# i* o% C; j! l, B; u" m但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用

qian15

1.         FWRITE: process (CLR, WCLK)
   . z* f( t) y+ J) u7 T/ X
2.         begin
   
3.                 if CLR = '1' then
   4 A% }5 _, p8 s5 t; P
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   ( {0 }8 U" e! V+ v7 t/ I
6.                         end loop;
   
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   : j: Z) C# X" \$ j4 Z
9.                         if WE = '1' and count<depth then
   
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
    
12.                                 if WR_PTR=fmax then
    : o! }% C( B/ r% {0 Y8 D: p4 S0 x
13.                                         WR_PTR <= 0;
    
14.                                 else WR_PTR <= WR_PTR + 1;
    2 P5 U+ q+ y5 z" }
15.                                 end if;
    3 O6 I5 s& e' A( m) X, Y
16.                         end if;
    / T2 G7 }6 M% z$ w) G( z* X
17.                 end if;
    5 L  e& W" Q$ q& d# {
18.         end process;
    " D/ T0 D' j5 |+ K! |3 o
19.         FREAD: process (CLR, RCLK)
    
20.         begin
    
21.                 if CLR = '1' then
    8 r7 [/ v3 n3 ~7 H. j) t! Y! v( P
22.                         RD_PTR <= 0;
    - e) |) U+ Y0 U% {
23.                 elsif falling_edge(RCLK) then
    6 h* o9 Y" S* ^; w. L# P  r
24.                         if RE = '1' and count>0 then
    - }+ ^) z+ ~. a- T( f* z+ v  h
25.                                 Q <= fifo_array(RD_PTR);
    3 {+ }1 w) j2 u4 V
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    " X$ K* x! |) \, W
28.                                         RD_PTR <= 0;
    
29.                                 else RD_PTR <= RD_PTR + 1;
    ! j/ U) B  Q' M. a; e/ v
30.                                 end if;
    3 x- v# c* {6 m0 B- ]- w, X
31.                         end if;
    
32.                 end if;
    
33.         end process;
    
34. end architecture;

複製代碼

qian15

1. ------------------------------------------------------------------------------------
   
2. library IEEE;
   $ r' z$ s3 `! `! `
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   : @3 J/ W& |2 {# }
5.         generic (
   
6.                 depth : positive := 16
   : x+ D; J5 P& U2 J0 `& O! y' h
7.                 );       
   ' q5 ]9 ?4 z5 K
8.         port(
   
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    # D3 M+ j/ _9 M4 r  m8 e+ @
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    1 G7 A4 w4 _' @. y7 B( p
13.                 RE    : in  std_logic;
    " E; S2 D( b6 b- v# D
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
    1 n1 c0 G1 @9 _; _* f
16.                 FULL  : out std_logic;
    0 K- a+ x3 ~* I' i: I
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    
19. end entity;
    
20. library IEEE;
    
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    
23.         constant fmax : positive := depth-1;       
    
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    6 P7 y0 X5 C6 B0 ^8 h& i- @
25.         signal fifo_array : fifo_array_type;
    - \" p: x2 i* z; @
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
      [3 ]% R  {  J5 p* t4 ]
28.         signal count  : INTEGER range 0 to depth;
    
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    
31.                 variable change : integer;               
    . `% u  A; i8 v  x& w- ]/ z# }
32.         begin  
    - f" v$ @/ r1 f3 R5 N
33.                 if CLR = '1' then
    # H. s" p* M# V. Q, k2 w
34.                         count <= 0;
    
35.                         change := 0;
      h1 D0 d/ w! q1 ~
36.                 else
    
37.                         change := 0;
    
38.                         if WR_PTR'event then
    ! o3 H% x+ b8 H  `& F5 i) \
39.                                 change := 1;
      `8 j6 o* B# {8 h" N* V; c
40.                         end if;
    ) D2 ]8 S+ o/ n
41.                         if RD_PTR'event then
    1 N. P7 ?1 c" e4 B
42.                                 change := change - 1;
    
43.                         end if;
    , Q6 V4 S: X; t
44.                         count <= count + change;
    
45.                 end if;
    % y7 i& p# _' ]4 D% \7 }. ?
46.         end process;       
    1 n* c9 d: X0 I7 r  J. i
47.         STATUS: process(count)
    " t, u7 G' }& G. h
48.         begin  
    
49.                 if count=0 then
    
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    4 I# f* c6 a, o: o1 j; y; G4 h
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    
54.                         EMPTY  <= '0';
    
55.                 else       
    
56.                         FULL   <= '0';
    
57.                         EMPTY  <= '0';
    8 e& g( g) i) ]3 v  e( C( m! k
58.                 end if;                       
    
59.         end process;       

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kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.