急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
5 q" g3 a) C3 @. N% l% b; Vmodule sh(a, out);
input [7:0] a;
3 V+ R/ U6 H) |: U9 d; Z6 soutput out;
, h- g* C, z$ Z) Iwire out;
4 U5 A4 [& {% P) Qassign out=a>>4'b0011;

" b& L" z, f' V* e. Mendmodule

masonchung

module sh(a,division,out);

4 P& K0 w4 p6 F* b1 |+ `input [7:0] a;
# G8 r7 i! J: j7 }  Q# Jinput division;
output [10:0] out;
7 p: K6 s0 c8 {) F- {reg [10:0] out;
7 T2 h( G& _$ \, wwire [4:0] div_8_out;
5 m9 e: h$ b& Owire [10:0] mult_8_out ;
( P! H: L( S+ G
: S9 i& J; m- |6 i0 A' s$ Hassign div_8_out = a>>4'b0011;
assign mult_8_out = a<<4'b0011;

always@(*)
, b+ k# ^6 l  W& Fbegin
if(division)
: B5 u0 A6 m, Y  ~5 r  begin
    out ={6'b0,div_8_out};
1 ~' |8 x' \$ ?1 n% u, B. d  end
5 |0 F7 n1 ?- Q2 u2 P0 @$ u# {* C; eelse
5 O  o5 N6 }. f  begin
3 Q" P0 E* K7 T2 T9 z    out =mult_8_out ;
  end
: ~9 j0 x: @- B: a# }end

# |# m0 Y) Q  m+ E( t- U& Y5 r, Aendmodule
4 w! W2 t) }& J5 y2 x
! ]3 u4 }" N) ~2 ^* I; K8 D[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
: v( z9 Y3 u3 g5 [module sh(a,division,out);
2 z) S2 e/ g. T3 H, ~$ _
. j1 X" t2 i! k' s$ B6 |input [7:0] a;
input division;
output [10:0] out;
reg [10:0] out;
8 l! n/ L+ F4 A$ V9 Swire [4:0] div_8_out;
wire [10:0] mult_8_out ;
- p# e1 ], B( n( ~6 Z) d
assign div_8_out = a>>4'b0011;
$ ~1 M6 O! b- X9 t4 Zassign mult_8_out ...

請問這是DATAFLOW與behavioral一起寫的嗎??
- n' `" O+ i( X. ^- G! k: H還是兩種模式開寫的呢??
可不可以幫我分開
2 i5 j2 H- _3 J. z  o$ ~( jDATAFLOW寫一個 behavioral寫一個
真的很感謝你