急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
. @/ X( d. k5 n8 ?; S4 Mmodule sh(a, out);
input [7:0] a;
! C9 s6 b. M8 e' Poutput out;
) U& R  Z  V' E, x3 x7 O: twire out;
assign out=a>>4'b0011;

' U% x* `* d9 Y' pendmodule

masonchung

module sh(a,division,out);
7 ~9 n! u" o; V" X
input [7:0] a;
input division;
output [10:0] out;
reg [10:0] out;
wire [4:0] div_8_out;
( b) W" a+ ]9 ?' w5 wwire [10:0] mult_8_out ;

assign div_8_out = a>>4'b0011;
3 J$ P$ I, S! Q5 `* n  i3 |assign mult_8_out = a<<4'b0011;
1 f  ?9 Z6 z" h; G4 m- t9 a, h
2 g/ w4 j4 F- ualways@(*)
& F# r1 _7 Y9 D) @begin
if(division)
0 W9 B4 F2 L$ h3 \3 }, K- l4 K  begin
0 {6 F+ c6 A3 n- s8 U! u2 X6 ]+ H  L    out ={6'b0,div_8_out};
4 X' r9 P7 t( R9 s! k/ M# o8 K5 ?  end
' t; w5 \6 Z% {( a! pelse
# f$ O5 ^! W, `7 L  begin
( x4 k$ }' C6 R7 r: H9 a    out =mult_8_out ;
7 U" |  ?) [9 U: r  Q( h* y  end
  ?$ X, R6 V7 C! w" J/ E- gend

1 l0 I8 q: U/ y( p  Z$ a! wendmodule
2 {/ e4 _( E. v! @) F0 Z
[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
module sh(a,division,out);

) H' j% |: b7 yinput [7:0] a;
& I- U- \9 n5 f7 l4 v5 |input division;
% C9 |6 j0 d- Woutput [10:0] out;
reg [10:0] out;
! X6 `! S; o3 a6 ^. H8 b+ \wire [4:0] div_8_out;
wire [10:0] mult_8_out ;

! s2 ]  o7 Y, e5 a. n! Cassign div_8_out = a>>4'b0011;
assign mult_8_out ...

: [+ X; \3 R) T# H/ Y* L$ f
' R: F) z, Q) d2 O  y請問這是DATAFLOW與behavioral一起寫的嗎??
還是兩種模式開寫的呢??
可不可以幫我分開
DATAFLOW寫一個 behavioral寫一個
真的很感謝你