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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › QUARTUS II是否有正緣觸發的元件??
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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下
$ k6 W  e; `9 X. {/ N如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
" h- X9 L3 K# w$ F6 E4 L5 i/ L請問有元件可以辦到這個嗎??
  M# P3 O0 K  G& h# s( Z% K7 i" f0 f# |! T; m+ N+ {2 d5 s
我是有設計一個電路
: b* t: ]4 R* C: Z' ]% h% V
0 |1 m# G7 p) f4 I" L但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....
7 E! m$ y+ v; U- ?# G所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
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3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....
6 S3 W, J, T" B( i- j因為我找不到只有單純正緣觸發的元件..
5 e: _& U' P, K( O# Q不知道QUARTUS II是否有這項元件可以使用...% @3 F$ V3 R0 O* q
+ o' `. q$ `# a% m
請各位幫幫小弟我這初學者...
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4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
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5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者
: q0 O2 V8 ~0 f: H' E8 z

0 y; @+ ^* f. }以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
1 r& N+ k! K+ u) u: qDATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態! n7 i. ^' W9 A
- H) S' |) Q. Q" a+ N2 i) a5 A: b; g
這個D型正反器有辦法做到嗎??
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6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.8 _& c2 u  D9 t  [  H4 b5 R* u
PLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!" K+ ]! k+ _% x$ O1 J/ B! `
加上你的圖怎麼沒clk訊號?只有DATA跟out1?$ E# S! @7 a4 j1 Z; d1 h
Data是clk吧?
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addn
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好
6 S- K  U7 t3 g7 M. _1.你的DATA 最小週期,OUT的脈波寬度的要求為何?
* a# R8 X* G( _9 Y+ h2.這功能,最簡單的跟本不須用到CPLD,FPGA,
1 D; I5 [' E: V5 h  一個電容一個電阻兜成微分電路即可
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8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^
, o9 Q. E: k& z- C但是我又發現到一個問題........: O7 H/ Q- G: O- U5 L

: I- \, v, @/ ~4 [$ R我在書上看到一種電路圖,應該是可以達成我要的目的才對# b) k0 N0 ?: c% W* C' u0 V& O2 f
但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪- t) s' X: G& t$ G7 U
以下
. m  l) `2 o5 b# J! z% r' e0 a$ ~: N/ C$ S5 M9 O. a

6 o/ y5 c7 G9 Y: m4 q6 s$ d- s. B
5 @0 t- c) l' l3 E. o( z% F$ B2 L. x5 B- _7 e* }

8 D& @' v& d1 t照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"1 o6 `( M: J/ ]& p# ]
但是從模擬的結果顯示,卻沒有XOR的效果??& n) F5 S0 P/ ]1 H/ t$ m. O. Y
這是怎麼回事呢??# k9 K3 n/ K0 G) N2 g/ H
模擬跟實際硬體實驗會有差別嗎??
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9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,3 q6 r8 ]/ Z4 }; K4 ?9 n( t: C
設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.
; g" g  P8 {3 H* J" I此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^" T% t* \; R( Z+ A, v
希望對你有幫助!
( |# ~2 Z" `7 w, \/ i) k
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11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....2 m# G- y8 b/ X3 P# Z- N4 q
我會去試試看^^
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