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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下6 L2 O2 V! q7 Z5 n/ O
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...$ H5 E8 y# m' {, g7 o
請問有元件可以辦到這個嗎??  w4 P- u) }; I, G1 M( }

: u' u$ L, _; X) {我是有設計一個電路: c" B2 T; z' ?6 J2 e
* |- e/ M' J: d# J
但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....* Y' f3 u* u0 A) D: F3 p% _
所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....
# W# W4 l: t& \3 ]2 h因為我找不到只有單純正緣觸發的元件..
& y. Y: j( B" [8 d4 d7 ~# l4 H; Y不知道QUARTUS II是否有這項元件可以使用...- r2 T' f+ }. s
' O! k4 |3 v- c- y
請各位幫幫小弟我這初學者...
4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者

5 _1 \" g7 k5 p6 k6 e, y) z# e
8 |" u" a' E" L/ a0 f以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣# @2 o! f& G& P7 [
DATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態1 w7 M) P6 G. H# V: B; o

3 G* m; R/ K5 z) u1 o7 Z# Z* R這個D型正反器有辦法做到嗎??
6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計./ f& C9 @) ~/ A8 J& f( ^
PLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!
  Z* l# L. i% c" d+ a加上你的圖怎麼沒clk訊號?只有DATA跟out1?
2 o' n) Y4 h. fData是clk吧?
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好
  r' f' r  z( x' m& E# e  T* T1.你的DATA 最小週期,OUT的脈波寬度的要求為何?0 I3 {( J; _- M0 m/ h, q# B
2.這功能,最簡單的跟本不須用到CPLD,FPGA," C' B! j6 }5 P8 I8 D
  一個電容一個電阻兜成微分電路即可
8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^. Q* `6 Q# \8 f9 ?- T
但是我又發現到一個問題........& Y. r# r$ M1 S! y0 `

8 d) C7 F, z3 _) I% Z- x' D我在書上看到一種電路圖,應該是可以達成我要的目的才對
$ ~* d" m* B' e但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪# [1 w5 W' }+ Q- M2 Z
以下
. `& E* j5 @6 {& Q, o' v. h8 w4 \  X2 w0 Z$ a8 O) K+ e: I, y

" X% M5 w0 c9 |! b; a/ k! ]; P) H
5 I5 C& T+ a- ]6 @$ M" M, W: U; T2 @" j, l( w& U
% s  [# b' R7 S+ a5 D( c: \0 ^
照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0": C, S$ t  A9 Y! i2 p
但是從模擬的結果顯示,卻沒有XOR的效果??
3 B) y: ~( ^' q! Z, h這是怎麼回事呢??" N; N: k* f6 W
模擬跟實際硬體實驗會有差別嗎??
9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,
  v0 f8 J) c8 m( a$ j" O! y設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.; q7 D: ~# T- A( A7 U
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^
/ q+ R' ?. n3 F7 O* F8 \希望對你有幫助!" _9 D2 a9 d; O+ V
11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....- i- H. f4 x& V& `" [3 p5 G
我會去試試看^^
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