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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下7 c0 m) p4 y! y1 D4 E& R. W
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
* Z! z# C; N) o請問有元件可以辦到這個嗎??1 c& O2 c% x, A0 ]; D& K) b8 U
+ ^5 S0 y# U3 q* q
我是有設計一個電路! _* X- ?  V" j4 O9 t

  E+ n4 E4 y4 \# i但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....3 F, y% X9 c1 |4 S. p3 I
所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路...., T4 ]1 q" `$ n4 P4 b& ]: j" b, V
因為我找不到只有單純正緣觸發的元件..+ E1 P; i: i  X  b4 E
不知道QUARTUS II是否有這項元件可以使用.../ E' J3 T7 x7 U
* ^, f9 c* F$ _0 |8 {7 J
請各位幫幫小弟我這初學者...
4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者
/ g; A4 d% N7 {" A' F

2 L- M. s* T' S% F以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣
1 E$ Y" g  o( c( g0 NDATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態
1 a9 g% C" j" }) a
3 H) M) k+ W6 P# R. g這個D型正反器有辦法做到嗎??
6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.: Y4 }; `5 j" J0 r8 l
PLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!+ H8 B# ]. \8 I  o2 H' a- L' k6 b& h
加上你的圖怎麼沒clk訊號?只有DATA跟out1?
  X' r0 Q' x7 e' b: [& JData是clk吧?
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好
, w# X: t; A" L) q1.你的DATA 最小週期,OUT的脈波寬度的要求為何?0 {9 h( A7 g& Y, W. U
2.這功能,最簡單的跟本不須用到CPLD,FPGA,
: J  i% `9 |/ A$ H0 G  一個電容一個電阻兜成微分電路即可
8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^
- o( m4 D4 M) }! \2 ^但是我又發現到一個問題........' Y( Q- a) z0 @* C: w9 F
6 |( O+ e8 C* L- y9 i
我在書上看到一種電路圖,應該是可以達成我要的目的才對+ K8 l- b! t0 N8 A8 \
但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪
) d  C! M( c2 \4 Y7 w以下
$ d# `# b/ [: c; ~- O) u; G3 j: i: ]2 o/ s" m) Y! N, M
  |- k  C0 {9 I0 u

; V7 h4 v( L$ a% B3 ?, @! W9 C, ]; q1 ]; n

9 t6 P6 @3 L/ V( I: {; q照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"8 P9 `- |8 i) y# b+ g
但是從模擬的結果顯示,卻沒有XOR的效果??
/ |: j# T9 U, u/ G) ^這是怎麼回事呢??5 ^" ^, {  X2 N0 G; n) \* _% _
模擬跟實際硬體實驗會有差別嗎??
9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,
# n/ x* d. i9 K* q設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.
  G, A4 t0 L" Y# X此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^9 z  J; f! I  M
希望對你有幫助!
: }. W7 `0 k2 j& l1 P
11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....4 v. j6 `' g/ c/ I* f$ R
我會去試試看^^
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