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[問題求助] PLL的频率精度能比输入的晶振精度高吗?

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1#
發表於 2008-12-14 11:08:34 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
PLL若是采用了一个精度低的晶振,用ppm来衡量,是不是本身的频率精度也会下降?
- y4 f* O% O5 ~8 f* a( J: t/ ?6 j# b( s+ h3 Y! y: m
比如一个要求50ppm的PLL,输入采用了一个100ppm的陶瓷晶振输入,能做出来吗?
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2#
發表於 2008-12-16 13:18:26 | 只看該作者
是的
9 o5 x7 j) E, f( H7 c3 G* Y就以PLL來說,它是鎖輸入頻率,然後產生出你想要的頻率,故而,輸出的頻率的ppm會是-->輸入頻率的ppm + PLL本身振盪出來的ppm
) i3 r- r$ \/ ?如果你的輸入頻率己經不是一個理想的頻率了,那PLL鎖住的也不是一個理想的頻率
3#
 樓主| 發表於 2008-12-16 21:17:31 | 只看該作者
谢谢斑竹0 b4 s. D2 U' S9 O* ^8 F- Y
( f; ^/ P0 @4 y* \8 v
那在系统设计时,比如数字电路要求时钟具有50ppm的精度,那要计算crystal 和pll ppm的。一般crystal做到10个ppm的就比较贵了, 6 Y: r4 m. G( L6 s, o! ^5 }
pll的ppm能做到多少呢? 作为clock generator的话
4#
發表於 2008-12-24 20:56:35 | 只看該作者
嗯~~多謝大大的解釋~~小弟了解囉~~謝謝~~~~唷~~~~~
5#
發表於 2008-12-27 00:41:14 | 只看該作者
原帖由 nowich 於 2008-12-16 09:17 PM 發表
! \6 l' |# K  }1 s谢谢斑竹. X. h4 [! }/ _1 r3 Z

- `# W) S9 H. }! r9 t* O1 d那在系统设计时,比如数字电路要求时钟具有50ppm的精度,那要计算crystal 和pll ppm的。一般crystal做到10个ppm的就比&#3673 ...
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以目前PLL的架構來說,想作到很小的ppm並不容易
5 Q& Q3 p2 V$ T% D原因有很多,其中主要的因素有製程漂移,power supply的noise,input clock的phase shift,layout本身的matching,...,故而並沒有人敢向你保證說PLL可以作到多精準的ppm
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