16 freq divider，輸入輸出延時太差了，請教怎么改進啊！

skygardon

要設計一個4，16位同步分頻器，最后用組合邏輯選頻輸出四種情況的分頻器。
5 |' X5 @7 I6 t! e頻率要在10M∼1G,但是最苛刻的條件是延時的要求。
' w2 x0 D' E. M$ \* o延時要求：tPHL，tPLH要求很高，在0.5ns以內，并且負載至少等于輸入電容，并且要求輸出波形要盡量接近方波。
本人采用8個D觸發器（主從R-S鎖存器構成）進行分頻，然后在其中選擇4，16分頻來通過組合邏輯選擇輸出，但是由于
5 Q' k3 G+ T; N+ `, V) a$ ?  x負載電容很大，這樣延時就在20ns左右，我想可能要改進D觸發器的內部主從鎖存的電路結構和形式，消除初始狀態的不確定性。
! r# e! j! ?* e8 b) t; A$ B下面是10M的仿真波形，1G時肯定更加差。
/ u8 s: c# }3 B- w5 N; v由于對延時的要求很高，所以請教各位大大！！怎么處理來降低延時？
理想是藍色波形，紅色是選聘后的4分頻。而且16分頻實現時出現了錯誤翻轉。
& v. r$ l# r# P
[ 本帖最後由 skygardon 於 2008-12-9 09:49 PM 編輯 ]

shaq

Static flip-flop 不適用於高速除頻，請改用動態邏輯（如： TSPC-based Divider, CML）

skygardon

多謝回復，不知道采用TSPC-based Divider能達到很小的延時要求么，與采用全加器來計數分頻比那個更好一些？

finster

對於這種高速電路,建議你留意一下path delay matching
因為有時候會因為path delay沒有作到matching而會產生吃錯資料的情況

( z# f6 Y/ x. |8 `9 ]; ~# @至於採用TSPC的D-FF,delay time可以很小,不過,最後一級仍建議把size放大
這個樣子的rise time和fall time會比較沒有問題
5 D/ ^  V7 {# n5 \% Z8 U" C- D2 i另外,TSPC D-FF有分rise edge和fall edge兩種
4 W8 q1 @* x4 A  r3 n9 t在使用上需留意一下

skygardon

多謝斑斑的回復，現在已經有所了解了，看來還是需要不斷學習交流啊，對于數字電路還是理解不是太深，還要多多學習啊！