關於FPGA Rount SSTL I/O and DDR問題

小朱仔

各位先進前輩
  E# ?- l( Z/ y# x+ c小的最近要將設計好的DDR Controller
放於Xilinx V5 FPGA內做P&R
6 z% \' @5 j- L* R% _1 U, |, @3 m+ p選用SSTL2 I/O,但是合成完後
  ?3 f- @" x- @' G: t; P- h1 j電路都不會動
* T; Z- _& I/ g不知道FPGA對DDR的連接上
小弟有什麼沒注意到的
造成電路不動作
另外,不知大大們知不知道DDR的動作原理
3 q, O% b' l, x. Y0 ?* ~9 D可否解說一下
. M' i8 }+ [2 w' E+ o感激不盡~~

tommywgt

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