設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於FPGA Rount SSTL I/O and DDR問題
返回列表 發新帖
查看: 7567|回復: 1
打印 上一主題 下一主題

[問題求助] 關於FPGA Rount SSTL I/O and DDR問題

[複製鏈接]
跳轉到指定樓層
1#
發表於 2008-11-26 00:53:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進前輩% M( \2 F8 C3 j- v7 W) |5 c
小的最近要將設計好的DDR Controller$ ~5 P) M8 `2 I- E$ ~
放於Xilinx V5 FPGA內做P&R7 O& B& Z* o" B* e' k
選用SSTL2 I/O,但是合成完後0 `8 \- a4 B/ o' P/ U; J+ C  {
電路都不會動
  x4 U' L$ g/ G! E  E1 j不知道FPGA對DDR的連接上) h$ s& F8 ~0 c
小弟有什麼沒注意到的5 J) y: m4 n( O" C
造成電路不動作4 F. h! ~6 b# a2 ?! ^, F# m
另外,不知大大們知不知道DDR的動作原理, @4 T& }. ?6 |" p! k* L  E
可否解說一下8 b: B2 U( \; d. j, x5 E
感激不盡~~
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂頂 踩踩 分享分享
回復

使用道具 舉報

2#
發表於 2008-12-15 16:30:19 | 只看該作者
不容易回帖討論的問題, 留msn討論?
回復 支持 反對

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-7 03:08 AM , Processed in 0.098006 second(s), 17 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表