關於FPGA Rount SSTL I/O and DDR問題

小朱仔

各位先進前輩
小的最近要將設計好的DDR Controller
放於Xilinx V5 FPGA內做P&R
選用SSTL2 I/O,但是合成完後
- k4 Z3 ^6 i5 g! d+ ?0 k: j, _) c電路都不會動
不知道FPGA對DDR的連接上
小弟有什麼沒注意到的
. l- Y: C; _: h( e* O* N1 G4 T* h& t造成電路不動作
0 |& M, {' b/ I/ l$ b9 J另外,不知大大們知不知道DDR的動作原理
可否解說一下
& i6 l& f2 g* F9 k感激不盡~~

tommywgt

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