有關於跑sleep transistor模擬

jufeng492g0011

各位前輩好：
1 s- `0 U5 s' V' f( C5 g3 `! w    我是本論壇新會員，也是剛接觸有關EDA領域的新手，在此有很多不懂之處，請前被多多指教。

    想請問有關於sleep transistor ( = MTCMOS = power gating ) 模擬的問題
    1.sleep transistor = MTCMOS = power gating 是否正確？
& h4 D% x. {  J" I  
    2.使用hspice如何模擬MCNC使用的voltage？
  
* ~& X5 q; \  h5 t    3.是否有介紹如何模擬電路加入sleep transistor的模擬方法？

    4.我想要實驗的部分是想要降低total leakage power dissipation、降低total wire length...等。
       請問前輩我想利用hspice來模擬這個想法是否正確？
, O" @8 C' E8 N# ?8 p
* b0 j8 ~" B) D# ~    謝謝前輩的指教，已經找了許多資訊可是還是沒有找到需要且可用的模擬方法，加上同學老師間也無法給予幫助。因此麻煩各位
8 A. d9 o" T& c6 _    前輩給予指導。

evanchou

1.sleep transistor = MTCMOS = power gating 是否正確？
& e; K" b2 E) P3 @- V$ o基本上是講同一件事沒錯
9 u$ @' D0 `. ?( w7 `% X$ E
# `9 v6 t* R% x. s, \6 c" @, z" T如果你想要用hspice模擬, 其實會相當辛苦, 因為一般來說都會配合相當規模的數位電路,
用hspice來跑會很久, 除非你真的只看dc時的leakage, 但其實sleep transistor的design
( ]9 A) M8 `4 Z0 Q: P4 A; Q是需要考慮暫態的in-rush current及voltage drop.
) z# w) H. d1 n% a0 @模擬可以考慮用其他fast spice tool來做.

用spice simulation算total leakage沒問題, wire-length的部份在數位電路做APR時
, c9 a7 |! ~0 O& R0 H& v7 n. U# stool就可以給出report.