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原帖由 tshiu 於 2009-3-31 10:51 AM 發表
3 j' i0 f) a! D$ u. k目前我是使用1 of n decoder解碼原本的thermometer code+ Q! ]5 g J+ s+ }) C. d
再加上rom based將1 of n code解碼成quasi-gray code8 n- U( R% X4 Q
再將quasi-gray code解碼成我需要的6bit binary code
( r) r) f3 b6 `& `但是這種解碼方式似乎速度不夠快
) ^* ~- w: J9 Q P" }$ J. `請問還有其他 ... . o+ f+ p) |- m7 L7 H% y) F
關於"此解碼方式速度不夠快"這論點應該以latency會變大來解釋會比較恰當。
' c& T q# d1 O- N" g以flash ADC為例,其速度快的原因,在於每個clock cycle(即1/sampling frequency)都可以進行一次對輸入信號的量化(quantizaiton)工作,同時也可以提供一組新的output data。但這並不代表,此每筆新的output data就是前一個clock cycle所得到的sample data的量化結果。* a8 D+ m( j& ^" j2 F' o
3 c$ e( A9 D# ~4 }8 h9 k8 M0 ?
舉例來說,假設目前的input signal被sampling clock取到某一個輸入電壓令為S[n],並進行量化工作(comparator array工作 => analog to digital conversion)。
8 u4 W) |1 p3 m' m4 p. d" K當下個sampling clock來臨之前,若此flash ADC已將S[n]轉成D[n](此D[n]為output data,且為binary code。)。+ L6 [2 x9 S3 d8 u f
則我們說,此flash ADC的throughput與latency皆為"1"。
8 U* U- o$ ~1 t: P同理,若S[n]轉成D[n]需要經過3個clock cycle才能完成,此flash ADC的throughput=1,而latency為=3。3 A/ F0 Z4 g- N0 H
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因此,即使thermometer code->1-of-n code->gray code->binary code需要進行三種編碼過程,只要將D-type flip-flop插入其中,進行適當的分配(combination logic若propagation delay > 1個clock cycle, 則可插入D-type flip-flop將combination logic切割成數個區塊進行處理.)其實並不會影響flash ADC throughput。
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1 ]; ]0 b: ~" U2 \4 |除非flash ADC是用於回授系統,故對於過大的latency無法接受。(假設,flash ADC是用於回授系統(例如:sigma-delta modulator, 一般僅需4bit Flash ADC即可.),通常要求的解析度也不會太高,故encoder的proppagation dealy不會太長,是可以以滿足lateny=1的要求。)
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通常一般的通訊系統中,ADC只是作為analog front-end與digital baseband之間的一個串聯的資料轉換介面,故對於latency>1是可以允許的。 |
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