為何視同一條timing path

jerryyao

Dear sir,
  請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
7 }0 e, }5 U6 m5 W, J3 k/ P& i' l第一條 ： clock -> 同步SRAM -> 同步ROM的data input
第二條 : clock -> 同步ROM -> FlipFlop的data input
2 A1 |' P8 {$ u9 Y但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
, ~) }2 A9 q7 j2 x想要將ROM設成false_path要不好設，請問該如何做？
謝謝。

jerryyao

For  sieg70 :
. ~" ^. r6 e8 ^/ _您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
3 M: J1 ~& s$ X7 u此外我也會去看log檔, 或是technology view，謝謝。

9 w, N8 v( @& ]% @# S' lFor  masonchung :
9 j& A2 ~" U+ h- G8 q& [ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
% e* B9 B  i& F& h# p9 AROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。

8 L8 h3 f) g& L; a[ 本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯 ]