Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 4260|回復: 3

[問題求助] 為何視同一條timing path

[複製鏈接]
發表於 2008-9-18 19:40:57 | 顯示全部樓層 |閱讀模式
Dear sir,
# f, O/ W: V* g" X: W& |  請看圖,所有的記憶體都是同步的,所以我基本上認為因該有兩條timing path,
* G+ p2 L+ L  L; |' U: m第一條 : clock -> 同步SRAM -> 同步ROM的data input
5 p  G, P3 O& h- n. a! l第二條 : clock -> 同步ROM -> FlipFlop的data input
; J2 m. p3 B- n' c* Q3 M但在FPGA與CMOS下做STA時都是只有一條PATH:從clock直接到FlipFlop的data input,途中把同步ROM當成組合邏輯元件似的,將他的delay值加到這調路徑,好奇怪喔,都是同步零件阿。 6 A% [+ m( U/ n& x
想要將ROM設成false_path要不好設,請問該如何做?
7 P4 m: W, _  t- G' c! k" R6 }4 M謝謝。

本帖子中包含更多資源

您需要 登錄 才可以下載或查看,沒有帳號?申請會員

x
發表於 2008-9-22 10:46:30 | 顯示全部樓層
一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,# u4 q1 ]3 T1 E, Q( M
至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游2 X7 Q- t- n) ^) Y
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作# W9 c1 g/ b" V* t# g" M/ Q7 m: K
! A' A- L* A  x1 B
還是你方便將這段code post上來給大家合成玩看看?
發表於 2008-9-22 22:33:05 | 顯示全部樓層
ROM / RAM 是 DC 可以合成出來的嗎 ?, E9 d# E. l) v6 M5 @& G' q
除了 Register File 應該都不行吧2 a. L, X. o4 K

; Y( b; p' A# s( s0 ?) z[ 本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯 ]
 樓主| 發表於 2008-9-23 09:42:31 | 顯示全部樓層
For  sieg70 :: l: Y6 K" A6 T% H. \: l  o
您指的是在FPGA下吧,您的解釋我認為可能性很大,不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
( q+ w: b* g3 [7 f, d( E7 x此外我也會去看log檔, 或是technology view,謝謝。
* k" Z+ N# h5 B9 K- n/ s& g, n" t4 O. e/ [+ a! i# I, Q! A
For  masonchung :
- q! Z5 y( R1 K6 l$ ~! u3 H4 hROM / RAM在CMOS下都是用memory compiler產生的,所以是hardmarco。+ F9 G* z+ m: i2 a% \1 s) W) N! |
ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。) l; a( v  _8 i, `) X
9 X7 s' `7 ^7 N" s# r' i
[ 本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯 ]
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-3-29 04:09 PM , Processed in 0.112006 second(s), 19 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表