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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › [verilog]inout port的用法
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[問題求助] [verilog]inout port的用法

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celadon
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1#
發表於 2008-8-20 22:16:56 | 顯示全部樓層 回帖獎勵 |倒序瀏覽 |閱讀模式
當enable==1時，我要送資料進去  input
, B/ R8 q" m! ^5 J% J, r當enable==0時，將運算後的資料送出來 output
& i2 [# _& D7 R" k$ p) o* w- h1 r; V6 f- C; @& y  z
請問要怎麼怎麼用enable控制inout port?
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