[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
6 |8 Z8 W1 e& m6 `" a0 r當enable==0時，將運算後的資料送出來 output

請問要怎麼怎麼用enable控制inout port?

jerryyao

assign out = (enable) ? 1'bz : data;

sieg70

module bidir_port(oe, clk, bidir)

input oe;   // 即你所寫的oe
input clk;
inout bidir;
, A& g4 y8 @) ^4 m7 S! b* S) ^
wire a;   // 要丟出去的資料
reg b;    // 讀資料進來處理的位置


assign bidir = oe ? a : 1'bZ;
; ^# ^) ]5 _+ D* V! Z5 L* g1 K
& c" Y" w& p. W1 k; C7 p5 M9 ]+ ]' balways @(posedge clk)
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