[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
7 w* {" _7 Y. [) L- i# H. f當enable==0時，將運算後的資料送出來 output
  m) u4 f& l3 v# q7 V5 t
& x7 I: L7 C( P; k0 ]# C請問要怎麼怎麼用enable控制inout port?

sieg70

module bidir_port(oe, clk, bidir)

6 J0 a% @2 X* r0 r7 o0 Ninput oe;   // 即你所寫的oe
% D* \9 c- k% Y" h7 n9 T. Xinput clk;
inout bidir;

; b% k: _" S/ p# n  w) Vwire a;   // 要丟出去的資料
2 a; c( d/ c4 Ereg b;    // 讀資料進來處理的位置

% N( r* ^: Y" ~) M' X
assign bidir = oe ? a : 1'bZ;
! T, ?- i8 v3 S( {8 B
always @(posedge clk)
* p1 r. n6 K  t1 Ybegin
  b <= birdir;
end

jerryyao

assign out = (enable) ? 1'bz : data;