[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
3 j" W7 Y& S9 @當enable==0時，將運算後的資料送出來 output

請問要怎麼怎麼用enable控制inout port?

jerryyao

assign out = (enable) ? 1'bz : data;

sieg70

module bidir_port(oe, clk, bidir)

input oe;   // 即你所寫的oe
input clk;
9 j' c+ u% j' ^1 H. b7 b) winout bidir;
: i$ h% U; T3 ^4 ~0 s, I5 \! |1 G
wire a;   // 要丟出去的資料
reg b;    // 讀資料進來處理的位置
6 U) f6 P6 ^% L, B$ a( L+ x
6 Q, R/ H: U2 |0 ?( G" h. q
! o4 X$ p% B9 X1 u3 Gassign bidir = oe ? a : 1'bZ;
, s6 J+ p% z& T6 p
always @(posedge clk)
begin
  b <= birdir;
end