[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
當enable==0時，將運算後的資料送出來 output

: J; a- S0 U5 C/ M2 c$ X, M請問要怎麼怎麼用enable控制inout port?

jerryyao

assign out = (enable) ? 1'bz : data;

sieg70

module bidir_port(oe, clk, bidir)

6 c; V4 W: O: \3 Q7 n! \input oe;   // 即你所寫的oe
  A5 `/ b" _& M; d6 [input clk;
inout bidir;
0 `0 K1 q% q* O+ T% z: L/ m
wire a;   // 要丟出去的資料
reg b;    // 讀資料進來處理的位置
8 X5 F7 ?1 A# {) B+ [) k

assign bidir = oe ? a : 1'bZ;

always @(posedge clk)
6 d" ~6 f) p& h% y3 Fbegin
  b <= birdir;
$ M# V" j% R6 ^& i4 Z( l3 }end