[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
當enable==0時，將運算後的資料送出來 output
' j2 i$ s  o  y# u) _  Q
+ h4 ]  K% Y# d6 J" {: R請問要怎麼怎麼用enable控制inout port?

jerryyao

assign out = (enable) ? 1'bz : data;

sieg70

module bidir_port(oe, clk, bidir)

' G1 V' k1 r: ginput oe;   // 即你所寫的oe
input clk;
! h2 Z4 C1 f. p6 s- k) Yinout bidir;
" m+ t+ H2 i6 g9 g& D2 X: H* R/ P
1 S4 A2 u- F! o# ^& Kwire a;   // 要丟出去的資料
reg b;    // 讀資料進來處理的位置
* y8 t, D- e" [/ h% ~5 v. F" B

assign bidir = oe ? a : 1'bZ;

, l) [% r$ s; palways @(posedge clk)
' P' h# j3 l: U. u5 Zbegin
1 |! [, X- g4 M9 _' C/ F  b <= birdir;
6 h- u' M* C! w. h" V: \end