[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
當enable==0時，將運算後的資料送出來 output

- P$ v5 A6 l( Z- K請問要怎麼怎麼用enable控制inout port?

sieg70

module bidir_port(oe, clk, bidir)

input oe;   // 即你所寫的oe
input clk;
* [6 v' @4 a. [0 k  ]! H! Sinout bidir;

wire a;   // 要丟出去的資料
0 A0 z. e2 a. W" i8 ireg b;    // 讀資料進來處理的位置
" [+ ]3 ?: N# x6 ~& B; h3 d; ^
2 I7 o, Z) x2 L( A
* f0 s1 U! `# E, z0 Aassign bidir = oe ? a : 1'bZ;

always @(posedge clk)
! ^. N) ^+ K( L2 B) `  xbegin
  b <= birdir;
end

jerryyao

assign out = (enable) ? 1'bz : data;