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ISE初階課程4 m+ {0 ~$ A0 |7 a/ y1 S/ @$ ^& V( D
Contents:
5 Z; }, `; L: k3 \( zISE design flow,
, b" [9 }+ d1 V$ Adesign constrain, 9 B4 P+ W8 n; Z' _+ j6 b+ b
RTL / schematic design,
8 U# k a, H: i; l( y! YFSM design and optimization, + j- f' I2 l2 z5 a
pin assignment. ( m& c3 r4 C* R. ]- M) A/ l8 y
- U9 ]7 L' R) {! BISE入門介紹,由RTL code 或schematic開始一個新的ISE project,了解目前最新版本ISE i, |( ?* O6 k: W% Q0 {( a) X' L$ L4 B
10.1的新功能,協助掌握ISE流程每個步驟是作什麼,並了解相關細節,指定FPGA腳位,到最後
$ b4 u3 x) d b) v& F. | b實際在FPGA硬體驗證。透過ISE圖形介面操作設計有限狀態機(FSM, finite state machine): Y8 D$ N0 u; k" d
,設定ISE運算處理策略等。
) x8 c. Z3 z4 R3 o1 |+ B! G
" w ~" I/ O: V2 `; N4 P2 `9 DISE進階課程
2 Z0 F; W4 {2 IContents:
" X# U& Z {& i1 wtiming constrain and reports,
9 Q9 G1 J# N+ o0 tFPGA editor, * z! x- k* m! y$ T
NGC / EDIF project
4 V0 k# s4 k# Y7 V7 p$ A
% K' Y6 ~$ Z7 c' P1 u# h3 U& IISE進階介紹,了解timing constrain設定及如何讀取相關report得到必要
3 \) B9 e3 y+ E" I2 ?的訊息,讓我們可以增進設計的可靠度及效能。介紹ISE內FPGA editor軟體。
F1 v5 Z% l2 f6 v. J8 m+ \9 S9 Y( c3 D1 q( M0 X
1 Q+ x4 \6 @: n8 ]8 f$ K7 g& p6 ? j1 u! j* a% Z
預計八月底台北開課(交通捷運便捷)
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: u- {" {+ n3 u( F$ w$ Q; G' ]若有意願報名者# a/ R9 O0 R& ~8 Y) O( w0 A+ Z+ R+ s
- N) `' I' H# w* i/ L- D可來信洽詢~
+ R6 B0 L8 [4 w; m1 p- nflower18kimo@yahoo.com.tw |
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