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ISE初階課程
9 u8 f7 Y1 s- `, n+ W' uContents:
' L, Q1 |+ x4 U- lISE design flow, " I7 B# q' |% H |+ i" R
design constrain,
. A' u& N4 _! |4 v2 Y$ X% P# vRTL / schematic design, ! w9 u. K" D: P+ o+ w$ V
FSM design and optimization,
& |( }; u3 y: Ppin assignment. " g; p5 ~& F, B- n% I5 W
$ g6 K. i3 _1 f) D8 R5 C& w3 MISE入門介紹,由RTL code 或schematic開始一個新的ISE project,了解目前最新版本ISE
7 R) W% h V+ [# h1 ?10.1的新功能,協助掌握ISE流程每個步驟是作什麼,並了解相關細節,指定FPGA腳位,到最後
& y4 X# m0 m2 A* B/ l實際在FPGA硬體驗證。透過ISE圖形介面操作設計有限狀態機(FSM, finite state machine)
7 n) I3 }$ D' l) T6 D1 U2 ]# H,設定ISE運算處理策略等。
R: g; s* W. s/ b% z% t7 @7 Y
# t- L; i0 q/ G; O5 x f' uISE進階課程+ I+ J# S) W: h: Y
Contents:
* N: \* P; q& Dtiming constrain and reports,
, a1 u r$ u- H3 c* W* kFPGA editor,
: g) @3 o7 j" Q6 W ^NGC / EDIF project5 w' Z" D7 R9 x2 R/ j6 c$ W
! ~0 G' M% s N- ]
ISE進階介紹,了解timing constrain設定及如何讀取相關report得到必要
$ a) `. s) e% i$ V的訊息,讓我們可以增進設計的可靠度及效能。介紹ISE內FPGA editor軟體。! e) F* E/ p, a1 q
; A, |9 _$ d7 d, e* z3 t
! t% H( t9 G/ W" s' I9 B
3 S% Q" _5 L5 k; Z: B預計八月底台北開課(交通捷運便捷)
9 J2 x5 p* n$ W; H0 I, R
4 X$ A3 r3 a- O; X* ]若有意願報名者! K; y: \! c, y, o5 A
3 t% V i( j/ \& ]# P可來信洽詢~
1 ?+ j7 T- p& [. O* e! d& e* Xflower18kimo@yahoo.com.tw |
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