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ISE初階課程
2 I9 `6 ?2 o2 xContents: " `& F- p/ o! S; K0 p
ISE design flow,
7 a) U- ]: Z' s j5 I- G1 L/ ~design constrain,
& |7 |$ \# Q2 }+ t# WRTL / schematic design,
5 [! o/ E$ x( F4 SFSM design and optimization, . m5 f2 ?6 s( M' }
pin assignment.
x* I- c2 D, h
6 c2 L1 ]% s& lISE入門介紹,由RTL code 或schematic開始一個新的ISE project,了解目前最新版本ISE 7 f8 S0 L! Q* z; W) u1 x
10.1的新功能,協助掌握ISE流程每個步驟是作什麼,並了解相關細節,指定FPGA腳位,到最後+ a! ?0 g" m8 ^- t; M
實際在FPGA硬體驗證。透過ISE圖形介面操作設計有限狀態機(FSM, finite state machine)
+ L9 `" z4 h+ x6 \,設定ISE運算處理策略等。
* L" x4 ?/ ]6 o) q; _- d
, ~) I1 |; i) ]7 V5 ]8 Z4 T2 m \ISE進階課程
! g1 B5 y1 s/ v0 kContents:
; { s! }: @0 q" z- n$ o0 r; o1 W& @timing constrain and reports,
2 j5 J! I" B, h: |. g$ qFPGA editor,
' A+ c+ d0 o4 y4 M6 I. J) M2 m' }4 G2 u+ ]NGC / EDIF project
7 v1 c5 c0 r) q. A
% d/ B1 X: Q* G+ X; eISE進階介紹,了解timing constrain設定及如何讀取相關report得到必要
9 L7 ?. Q. t$ S0 q; @" ~的訊息,讓我們可以增進設計的可靠度及效能。介紹ISE內FPGA editor軟體。
( m. O& i$ }9 T r+ E6 u+ H& \7 |& \$ m. \
7 p% e$ q+ S# D8 j L6 J
7 L& p2 Z% u8 P預計八月底台北開課(交通捷運便捷)
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; p* j- e/ R! L5 U若有意願報名者& J* l7 @# r* b1 M( c. F6 ~
0 @* [- E' T$ o# `可來信洽詢~
& I. Z- U: u; N7 Cflower18kimo@yahoo.com.tw |
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