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我的layout日記~續(終)又倒了一間公司

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1#
發表於 2008-7-22 22:35:37 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
隨著那位同事的離職加上其它人的努力,再一次的順利在規定時間內TAPE OUT了 9 a5 r: w% b' r9 {% s
由於暫時沒有急迫的CASE所以心情也隨之輕鬆了起來,開始安排補休的時間,沒 7 S2 ^) L! u; e( |  N
事時看看電子學上上網,這種輕鬆的日子容易讓人失去生活重心,所以索性跟主管 : K( n) f8 h. t; [8 c- I3 P
說想到外頭上些LAYOUT相關的課程,一來充實時自己,二來不必被老官看到涼涼 1 ?" b! c$ H7 T
沒事做-.-,這陣子沒事也花了點時間去研究了一點股票的事,這算是我第一次投資 3 g" F# O& {3 r1 Z3 ]9 z
股票,也小賺了一些,之後就聽到了一些令人緊張的消息~~~~
0 [% u$ A0 K6 u: X- ~& c
+ i, `1 K* Y3 s7 x! i' c由於公司高層的問題,導致我們的單幾乎全被砍光,意思也就是說下半年度我們公司 1 @  E' X1 f# A. j  c8 i- p
可能不會有任何收入,消息一出沒多久公司股價呈60度的下滑幾乎腰斬,我想也是因 ; F: K9 D/ _% U- F9 O4 a& J% t
為如此吧之後的幾個月並沒有什麼CASE可以執行,這是我來公司第一次享受到正常上 ( h/ ^" i) V2 w2 F
下班的日子,真不知道是好事還是壞事,氣氛持續的低迷下去,有一兩個同事離職, " T6 g, }6 X& Y; t- x
我雖然工作量減少但也還是有事可做,所以可能有感覺到公司還在努力吧!! 4 p5 a5 Y, A6 q1 _

# ~! w/ U/ r+ N  i! [之後公司內部風聲傳的亂七八糟,但整個RD部門消息是封鎖的,所以大部份RD的人都
: \* S6 E! K7 z3 T' f- R- c- Y/ K還不太清楚發生了什麼事,直到今天月會時終於了解,原來公司想要解散所有的子公司
& h2 ?/ q: _/ C2 r/ c了,最慢八月底開始資遣,心中是有些不捨,但也沒有啥遺憾,只是希望剛進公司的
1 m  C9 w5 ^; E( ~# V8 ]: t4 CLAYOUT新人能順利找到工作,不要因為一些挫折而忘了當初的衝勁。
% e0 Z+ P! h5 h* M2 E3 K3 ?% A: t3 I" N  v4 r# o
這公司所有的PROJCET 接近50%我是LAYOUT LEADER,接近80%的PROJECT我有參與 - V$ X# ^# _/ ?7 M  {
我想在這公司我並不會有太多遺憾,起碼我努力過了也堅持過了,只能說是運氣不好吧 ) e& S; B, f1 i; l7 l
最後感嘆一下~~然後又得開104 再找工作了,開始想自己真的工作運不佳,該不該收 5 k1 n; K4 y4 \) e+ D. o" ^! D* h, l
山了不要去害人,哈哈~~共勉之
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2#
發表於 2008-7-23 08:18:16 | 只看該作者
看完之後 會有個疑問
7 Z$ U, g/ C8 m8 G# R9 ^3 y* \LAYOUT工程師要用什麼方法才可以知道自己LAYOUT出來的圖到底是好還是不好呢?. U5 f- A% P) E" _' \( q
實質上在我們公司LAYOUT怎麼畫都是RD PLAN的 只是沒經驗跟有經驗的LAYOUT" f2 o0 R+ V* N2 h. s# n0 p
我們一把圖打開有時候也能看到那之間的差距...所以故事中的被質疑LAYOUT畫得不好
( y0 i, c6 Q+ m+ H7 @  w" x( d8 C: P到底是誰下COMMENT的呢?
3#
發表於 2008-7-23 09:27:13 | 只看該作者
不在乎天長地久, 只在乎曾經擁有?
4#
 樓主| 發表於 2008-7-23 10:45:57 | 只看該作者
Layout 畫的好與不好,當然是由別人來看的,自己做的東西很難看出缺點在哪,
* ^5 r2 h; u3 A# a4 s8 |5 g4 P* [除非你擺爛不然自己都看到缺點了,還不改 不就擺明了等別人看到再說xd
3 e" u2 }9 m  N  l1 q; E) R% t8 x. O/ G9 |, j
就我個人經驗來看:3 a& S2 H7 }! l, t" ^3 s. l
# o9 O' F* x5 [3 r$ B' M
1.面積使用率是否合乎效益:明明可以畫的更小,但卻因為排列組合或繞線問題,造成面積過大。
8 M& F$ I2 B7 U+ ?! L% E- K8 W) m) Z7 \1 A
2.match 未考慮清楚7 g( C9 R# t4 o: }/ v( e, A9 F

6 H2 v# F/ y# P" G9 k# Y2 G3 v+ Z3.出pin位置不夠理想,導致必須跳線或是接線距離過長。
4 H% c8 U( f) G: c4 F  t- _2 V- m9 o, b3 z4 k1 s- [' Z
4.via & contact 數量不足- l/ F1 D4 D- d9 o9 W

" A0 y6 ?5 x$ I, U# D9 }# f以上只是略提大綱,其實layout本身考慮的東西真的不少。; l5 o+ Y. {& e6 o$ M
  ~/ d9 B+ J* @% k+ J
一般的design,只能提供layout人員特性的考慮,好一點的design能告訴你怎麼畫比較好
/ k1 Z/ F5 |1 _# v8 t+ D# M- U
' o, k5 p! \1 \! _/ N但不論是何者,最後還是必須由你自己操刀來完成,在知道怎麼做之後,還必須了解為什麼要" E. `  N0 Z0 ?( S

. t8 u7 F$ z! Q  k這麼做。
5#
發表於 2008-7-24 14:32:26 | 只看該作者
畫得好不好,我覺得應該由designer來看,有些designer
5 Q+ n3 G( _7 O. p比較龜毛,會限定你mos絕對不能跨線ct跟via一定要2顆以上,而( z7 }* R3 |! \$ Y4 \! {: l) b6 O4 G
net與net的跑線線寬都不一樣等等,在很多限制下,要畫的很”漂亮”! I" n9 N6 U  {) ]; B+ R
其實很難.比方有2個mos designer規定要放在一起,但一個
- W7 Y3 B$ o1 W. P# ~2 ]. p0 m+ t! R很大一個很小,從數位觀點來說,會把大的折到跟小的等高會比較好看.從類- q2 e( B! x. I3 D/ L" q* Y5 g
比或rf等其他來看,你把mos打折是會影響效能的,除非designer  [9 V9 w. Z. U" E. V$ G2 {: n, a
同意,不然只有硬著頭皮去lay., [7 L- K4 z. X
有時一些資深的layout,真的是混出來的,有時他只是考慮的比你多,甚
  y- |0 A1 }% P至比designer還多,當一個layout工程師去看別的layout7 T3 C# h: {8 x
工程師的圖,只能說好不好看,但是好看不一定會work,重要的是desig
5 @8 B+ z" p: P5 X9 cner的想法吧.
6#
發表於 2008-8-3 09:31:18 | 只看該作者
it's good ......................
7#
發表於 2008-8-4 04:54:56 | 只看該作者
佈局是需要團隊合作來完成的,不能work不完全只是layout的責任,只要是有相關的人員都應該要負起責任,一個環節lose,就會失敗了
8#
發表於 2008-8-10 00:43:40 | 只看該作者
看來衆位LAYOUTOR的經歷都很相似啊,難道crystal_blue兄和我一傢公司,不會吧,以前沒看見過啊,呵呵,玩笑話了. 要說LAYOUT畫的好与坏,這個真的很難定論.,在之前公司總以為老子天下第一了,后來和別的公司同僚接觸的多了,才知道,世界之大,要學習的東西豈是三五十年能學的精的.我感覺一塊好片子,首先要RUN的好,功能正確,特性精準,可靠性高,ESD耐受性高,其次佈圖結搆上要簡單,清晰,再次,則是對"度"的把握,知道在什么情況下,選用何種結搆,大多數高精度的佈圖結搆,都是要犧牲額外的麵積,時間來處理,很簡單的一個OP,或許畫出來都差不多,但是就在這個麵積,性能的的平衡點選取是否準確中見高下.再次,對于不同的應用領域,不同的工藝,可能對LAYOUT的要求都不盡相同,熟悉高壓的,可能畫數字就有些"放不開手",做IO的,做純糢擬的,做WHOLE CHIP整閤的,要求都不盡相同,再者,或許出与電路的特殊要求,結搆會有特殊要求,有時候,看一些10來年前的經典片子,一看,垃圾,再看,很奇怪啊,再再看,才髮現的確精妙,對那些年長的前輩們的作品珮服之至.
9#
發表於 2008-9-2 21:06:10 | 只看該作者
這都是依環接著依環的啦 所以很難說 公司倒在找公司做就好囉 不然哪有可能活的下去
10#
發表於 2008-10-23 14:05:19 | 只看該作者
“,有時候,看一些10來年前的經典片子,一看,垃圾,再看,很奇怪啊,再再看,才髮現的確精妙,對那些年長的前輩們的作品珮服之至.”,现在有这种体验了!
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